標題: T18 DRC LUP3.1g_1.8V [打印本頁] 作者: aj002547 時間: 2013-10-7 11:48 PM 標題: T18 DRC LUP3.1g_1.8V 本帖最後由 aj002547 於 2013-10-7 11:51 PM 編輯 s; E+ g @" R6 O. n* j
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各位先進好, 小弟有遇到一DRC錯誤不只如何解, 想請教各位 7 X# I, ] S o J5 R: O! @8 d- D% X
圖片的反向器輸出有接至PAD, 但cell都是畫好的, $ K: g' O# m m) R- w0 R7 }" |# A+ H9 o. P8 S
難不成真的要把這塊拆開然後拉開到他所指的3um這麼長距離嗎? : J0 T3 ^- r# M$ l0 V# \* z% v% f" `" h/ L: R8 O
還請各位先進有處理過的幫忙, 謝謝' \ _- c& C9 f5 J1 g: d& p
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[attach]18910[/attach] 4 i5 S8 u: J) o6 c9 |6 h ; f, l- m' }5 s- v8 A$ Z( B3 f; z1 e8 [0 Z' `
highline處為紅色框起部分 5 p4 N! g6 D( }$ ] Q4 q[attach]18912[/attach]作者: crystal_blue 時間: 2013-11-8 07:39 AM
您好:; q! D, A' P4 t9 G1 k, |/ n* t
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我簡單的按照DRC RULE上的字義跟分享一下我的看法，應該是說如果你的N/PMOS有直接接到PAD的話，你的NMOS就必須要圍上DNW，而且DNW跟你的PMOS的NW必須距離3um以上。$ {' D; r+ c) @/ Y
" ^% l6 u" q5 u, M. z 我猜這應該是為了ESD所設的RULE，因為在PAD附近較易有大電流，故拉開N/PMOS以防止LATCH UP產生。 % _$ i% z3 _5 e u `3 A. p. s+ i! V, v; [! B
以上希望對你有幫助。作者: l690527 時間: 2014-5-21 06:14 PM
LUP 廠 rule 4 z- B1 e- u/ @. g; }9 o& ^ H) G1 O9 \! S7 E1 ^& r0 R* S
space between the NMOS and the PMOS作者: chengchishun 時間: 2014-5-21 07:14 PM
請把PNMOS 拉開 並為一個完整的ring