課程簡介：
本課程內容具備多項特色，可協助學員充分掌握Logic Synthesis的各項技巧：
1、本課程之規劃，係為因應業界Cell-Based Front-end(前段)設計，同時也涵蓋了Mixed-signal Flow之數位部分的電路設計。
2、修完本課程便知如何撰寫Synthesizable-Verilog的能力，可從事數位IC設計硬體描述語言設計或IP設計製作人員! 此外，本課程會引導學員Digital IC設計實現(實作)之方法與技巧，讓學員可將產品實現至Soft-Macro階段。未來若有須從事Cell-Based Back-end(後段) Layout工作，可再銜接Cell-Based IC Physical Design課程，方可完成整顆晶片製作之所有流程。
3、Verilog語法暗藏許多Coding的小技巧，本課程講師將以多年Coding設計經驗與常見問題說明其差異性與注意事項，大幅縮減Coding時間及加強學習效果。
4、無論數位電路內含任何特殊電路，本課程將協助您如何針對各式電路設定其相對應的Constraints，以確保製作出一個正確規格的電路! 特殊電路涵蓋範圍如下:
A. Single Clock Domain電路設定方法
B. Multi-clock Domain電路設定方法與注意事項
C. Clock-Gating電路設定方法與注意事項
D. Clock 正負緣都觸發的處理與Coding方法
E. 除頻/倍頻電路之設定方法
F. 同步與非同步電路設計之設定方法
5、傳授各種Low power密技，將現有Low Power電路，再獲得更進一步的改良。
6、本課程將學習到如何善用現有工具之操作技巧，獲得最佳電路之效能，課後將成為本軟體操作之達人。