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標題: 請問半導體latch up [打印本頁]

作者: ben13949 時間: 2012-7-31 04:33 PM
標題: 請問半導體latch up
在電路設計中難免會有 pmos 的sd一端接 vss 或是 nmos的sd一端接vdd
這樣的設計為何會有 latch up 的風險在
其原理是甚麼呢

作者: andyjackcao 時間: 2012-8-21 09:37 PM
寄生的PNP NPN形成了正反馈，所以有风险；如果这个正反馈通路存在于电源和地之间，不就形成低阻通路了嘛，很容易烧毁器件

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