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標題: 鎖相迴路PLL Layout 電源及接地問題 [打印本頁]
作者: exbogy    時間: 2012-4-11 12:13 PM
標題: 鎖相迴路PLL Layout 電源及接地問題
想請問版上各位高手前輩; M7 b5 K4 y% J1 s3 W; k% ~

  O  |3 v+ g4 B: f) W; q小弟這樣的認知是否有錯誤
6 R8 y6 `/ I( a6 a& Q
/ O" \/ F. s4 g$ D) \, CPLL的電路中有分RF(VCO及第一級較高頻的注入鎖定除頻器)、類比、數位三種電路$ a3 q$ M2 b4 @/ W) Y

8 [5 j- o4 v1 ~6 ]/ n在接地時三種電路的地要個別接到晶片外在板子上再共地8 @5 y& B3 A& C
4 b- [/ C2 o: A# M' z
這樣是否正確
2 R* i/ k( ?7 ~5 u! S/ |/ F- r' u; n' T1 `7 [8 o7 O" c7 [; A
另外學長有提到說 過去曾經看過一篇文件上面有提到MOS的Body端的地應該也要分開
4 S/ `) G( F7 V3 Z+ Y) T1 V* t* }( u+ F$ l
還有電源的部分一般是否也都是要分開給RF、類比、數位2 _( f8 O$ T& j4 G

7 H6 J, @5 X) _" b5 Q, b3 d# j希望大家能給予指教
作者: flyawayfc    時間: 2012-5-8 10:08 AM
我也不是很懂啊，同求。



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