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標題:
VHDL Compiler 問題
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作者:
omp61205
時間:
2012-3-10 03:16 PM
標題:
VHDL Compiler 問題
這是我從網路上找到的鬧鐘程式
/ N+ F, D1 G& l; D
但Compiler一直不會過
' z$ |$ W, |3 l c" z
會出現Process clocking is too complex的錯誤
' ^' }2 E Q4 Q4 X1 q! B
請問是為什麼呢?? 謝謝
9 r0 N9 M( ~: A( g2 H
3 B. r$ ~1 H8 a; a2 ^) {; o" l
LIBRARY ieee;
1 h8 E. Z0 W; c; t0 t& _
USE ieee.std_logic_1164.all;
+ a$ g8 k+ q; |4 p! A+ h" U
9 \4 ? ~, V6 J: v. R& B# X% {
( _6 I, g& _( ~0 E0 l0 E( g& {
entity scalarmtime is
6 t- t% D$ E: ~+ f0 P. d0 o9 N4 z6 w
port(set_alarm,set_sc,set_min,set_hour : in std_logic;
5 Z6 r- b' t7 J
sc_data : out integer range 0 to 59;
3 S- S2 u- G( a
);
F$ L8 _( v& {! e' s5 Y
end scalarmtime;
# S& [2 ?2 h7 n2 q. g) N
" [" v4 U5 |9 n3 E! V {
' l+ ]6 u; D; t) y5 e" k* {, |4 P7 J# K
architecture one of scalarmtime is
+ q. n- A# B( c, J' G
begin
5 _; I s5 o& u7 P( c
process(set_sc)
: V6 F: v+ u) X0 H3 l8 B
variable set_sc_data :integer range 0 to 59;
/ B. f& ^# R' f
begin
8 [6 t2 k5 `* i2 L
if(set_alarm = '1') then
3 l2 L i8 V4 Q1 j$ x+ G
if(set_sc'event and set_sc='1') then
5 M( m6 W! C' X& E# u8 A
if(set_sc_data = 59)then
# r- a4 e+ S8 f9 k+ m
set_sc_data:= 0;
7 x& J% T, u, N( H8 K. g
else
. K1 b" O8 b# \0 c2 i' D
set_sc_data := set_sc_data + 1;
# m+ ?) I" a0 g# _
end if;
: o5 v. [. q/ O# f: r7 J
end if;
# N/ }/ R' y G( Y) c2 U8 {
end if;
5 x9 U% O q% n# R8 ^
sc_data <= set_sc_data;
6 C* K- E& b! E! [
end process;
6 O) m2 a5 @; n: E: I& {) R
end one;
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