Chip123 科技應用創新平台
標題:
pll鎖相環的VCO控制電壓問題，奇怪
[打印本頁]
作者:
lifusu
時間:
2012-3-6 04:53 PM
標題:
pll鎖相環的VCO控制電壓問題，奇怪
我的pll是用verilogA搭建的，12MHz輸入，C2=400p,C1=40p,R2=3.3k，環路帶寬＝600k，Kvco＝600MHz/v，Icp＝20uA，鎖定時，Vctrl的電壓如下，爲什麽會有這麽強烈的雜波、抖動呢？？
" y& }7 g" ~+ ?
3 f4 f; e$ ]" Z! A" w/ V# N
還有，這種情況只在我把分頻器加進去後才會出現，分頻器去掉就不會這樣了，很奇怪，按道理這個分頻器也是理想的，不會影響什麽的啊？？
0 F4 L+ D8 c* S# i! U2 F
[attach]15625[/attach]
" s9 z/ l0 T/ I" W i
[attach]15626[/attach]
6 S( n( ^; W( o9 X; q& L" }: p) x2 D0 [
[attach]15627[/attach]
作者:
finster
時間:
2012-3-21 07:04 AM
沒用過這套tools來跑過PLL
: P" R1 I4 ^" K( B/ K# d6 M
不過,若是用HSPICE,這個樣子的ripple在初期應算是合理值,而且ripple會慢慢收斂,直到平穩,但仍會在某一些時間出現,接著又穩定,然後過一段時間又會出現........
& I' _8 C: Y; r6 K# Q; w$ t- f
故而,你看到的現象應是合理的
作者:
lifusu
時間:
2012-3-21 09:42 PM
回復
2#
finster
1 G; S+ X* h% k
4 K2 t$ Y& c6 ~. X$ R5 q0 z
' ^( f8 Q' x' ~9 H; H6 ]) N
你好，謝謝回複，我檢查了，是timestep的問題，設置小壹點，就可以了。。謝謝
作者:
xieleiscott
時間:
2012-5-12 05:55 PM
這個裏面Verilog代碼要寫好才行
歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/)
Powered by Discuz! X3.2