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標題: 懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？ [打印本頁]
作者: CHIP321    時間: 2011-12-30 10:35 AM
標題: 懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？
本帖最後由 CHIP321 於 2011-12-30 10:37 AM 編輯
" U3 E# t. m; d2 [% D' P' [" y3 A: S- @& h$ @
多次測試中
. V" y& R$ }. B+ A1 Y---------------------------------------------------------------------------------------------------------------
# q- k1 `, [. l" [4 J& N7 T! P/ q8 V  t5 s1 t$ o: j' R/ ^
; Q4 |  \) I" N5 W3 z
VSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。4 a2 B" I$ `' Q4 D2 X5 i

5 ^; l2 P  s( {! C3 H3 C9 B. |疑惑很久了，也見過別的朋友提出過這個問題，誠心求解- \: r% ^! j5 y, j3 }' N
" w: H' E0 X8 l9 t/ E
----------------------------------------------------------------------------------------------------------------
# H% f# o. \4 K/ A' iPS：
7 {% U. s0 I  @0 S) m) i1 @1假設電路結構是模擬+邏輯電路，無SR# O% g* `* e# E9 a/ ?5 }
2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
/ ]1 V/ D* p7 K. C# T7 `3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset# ]% g/ i$ B9 ~4 j2 S5 i

) ^" K- o$ T7 B- H
作者: marvel321    時間: 2011-12-30 10:35 AM
我的理解如下，希望LZ采纳：. K! r  V2 H# ~4 d  S" t
" N% N7 k7 H7 G4 W: c
假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
: k  @+ ]4 y2 }0 E) D/ g  g假定初始状态整个电路处于0电位，! l/ Z: U+ m- V# I" A# Z* E3 r
Pin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；/ o7 x4 H! [  V; I7 ]; [6 W. ]
Vss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；
8 ~7 _( i2 h4 T4 H9 N
" t2 j7 W: l9 u/ x如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。
作者: sendow    時間: 2012-1-31 11:22 AM
首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
* F) f7 E$ M- g. k) A                                                            2. Junction順逆偏造成的差異0 d) z/ b1 A% @* U/ ^% W
$ C0 K; I. l# M" i  ?2 K
再者如果是單顆元件應該有接近的HBM level6 }& j& f9 Y; M" u3 {
如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.* w% V  ~6 _; m. M2 j. \
) I7 R) z, E5 D6 t$ Z
但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~ 5 f5 j( d: V$ v' O8 T
system level有時可以排除很多在chip level遇到的情況.
作者: postme    時間: 2012-2-11 11:44 AM
多次測試中 - H! _" q' `& f: J
---------------------------------------------------------------------------------------- ...& N* {6 Q  f  H6 `. P3 c4 W/ t
CHIP321 發表於 2011-12-30 10:35 AM
: z+ @, c# q7 G0 @* r2 ?5 J! E
* t& V' [- |! i, D! m+ U4 e
看似相同的注入出现不同的结果，好奇怪，测试点的对称性
作者: postme    時間: 2012-2-11 11:45 AM
应该是接地线的分布参数的问题我猜
作者: postme    時間: 2012-2-12 01:40 PM
看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
7 d2 `, I. W# n. e, qhttp://bbs.innoing.com/thread-11817298-1-5.html
作者: sendow    時間: 2012-3-7 01:58 PM
沒辦法畫圖, 大家聯想一下或者自己畫張圖,5 ?% \& x7 K6 }

5 g+ |& x& {7 ]" y舉例GGNMOS single device for HBM test, H8 a; p  M: \5 }1 \+ U
only 2 pin (I/O and GND)" u5 q; J1 t+ L$ b

% B) p+ M( N. o. o1 mGGNMOS (drain-I/O; source & gate & sub - GND)4 w% W: ]/ v$ T8 h" @, E' s
記住ESD一個重要rule, drain contact spacing會放大,
$ N  l9 g  l  E
6 Z1 q3 l- M6 X0 M# o! ~假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
! O) A; F; m+ \反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
; y% v% q7 W3 w! |$ N
  F' H4 C- F& {) j' q這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
, R- |  }) D% f6 X* h8 X要考慮可能反過來打負電壓其實是沒有ESD bypass path~
8 [( J6 V3 A* G( Z% {$ [' j3 {- T* ~4 l, ]% m
(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)
作者: CHIP321    時間: 2012-6-5 02:27 PM
回復 7# marvel321
3 w4 \3 S0 |7 l4 i( nDear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。! }$ W7 K  K) X' I2 j* T0 c
这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
8 k( ~1 ^1 R, ]9 G0 a( [搜集到的可能的解释有：
7 z' q6 n1 M/ N( {* h2 l7 `( D- Q# J4 s5 Y6 ^
1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明): U  W* O% b2 C9 I- ^
2：从两个不同测试，不同端口看，电路拓扑结构不同
: {: q/ r# ]0 \& V/ r9 U( o3：机台测试电路与测试模型是有差异的，差异导致不同
: i: ]  {5 e; u, w4：浮栅初始电位差异' G3 G# v+ T9 l; v; W/ w( b0 H

3 v' {. W. Z7 \- n% i; W对于1，缺乏更完善描述问题的资料，不理解。
! C+ b$ I( Q4 t6 Z$ z+ K: }. r% v2 Q对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
. W$ ]% C$ S6 A/ ^9 q& d- U对于3，缺乏资料，待验证
  ?8 Y3 s9 X$ |对于4，我最认可的答案' u2 N, W( w" a1 L

2 J$ u! `& `5 T3 u但是( d0 Y& m: b, R7 y  ^' z4 O
若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。6 l; x. `$ P4 O% j9 {3 _" l
但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
4 Q, w/ Q" F" k3 y+ N% v我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。9 K# s  i$ y# S, n
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。
& `7 d* I" c. A% ]5 ?2 t  c! y
7 j$ i7 Y0 M% Q  k- N% E" E6 [问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。! m7 b2 u; _5 S1 Z
其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
- f9 ^4 t/ f  I- Q+ a& B悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。



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