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標題:
INL與DNL怎麼模擬!?
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作者:
a7893657
時間:
2011-7-3 12:10 AM
標題:
INL與DNL怎麼模擬!?
請問一下各位大大，INL跟DNL怎麼模擬!?
, G0 w$ O2 c/ Q% \+ X2 V7 l+ z3 S2 t
% I4 B- s2 U6 J
看之前學長都是直接跑好幾控制字組在用Excel去換算，感覺很慢...
/ p5 ]; b& y. _$ [4 i
hspice可以直接打.meas去模擬呢!?
- |) y1 N& R, l4 i" x
# S/ l" H5 P. c4 v% C; C
之前有聽學長說Spice Explorer可以直接顯示，不過學長沒有深入研究就走人了T_T
7 g3 h4 b6 H! S; d" j8 P
請求大大們可以無私教一下小弟~~~感恩!!
作者:
sjhor
時間:
2011-7-8 04:20 PM
請去看measure的HSPICE的menu.
( F6 E4 |2 U8 |( l* V9 L8 G
它可以測量之外，也可以寫成數學的運算式，這一部份需要依你的實際狀況來寫。
! n" p$ d) L Z( E: v5 [0 a
所以建議你多看Manu，如此你才可以成為 HSPICE的高手。
作者:
rice019
時間:
2011-7-18 10:26 AM
spice explore ADC Toolbox就可以幫忙分析了
作者:
a7893657
時間:
2011-8-17 09:24 PM
spice explore ADC Toolbox就可以幫忙分析了
9 ?+ S+ J t# C7 T" f" k" N- q, F
rice019 發表於 2011-7-18 10:26 AM
4 p: U8 [0 I0 `! ^
3 }9 a2 e3 q6 p2 f9 }- D
' m7 }# S2 m1 g+ |: q, _ _
Spice explore 不是很熟，我比較常用Cscope，
& r1 w2 N$ V0 X# k! I3 r
Spice explore 還在研究中...
# r% T% l1 E8 B0 m
據說它還可以直接看眼圖等等....，可以省略用hspice寫meas的分析!!
作者:
finster
時間:
2011-8-18 02:39 AM
我以前的作法是依照公式寫成.measure的方式來計算
0 {, W8 Z8 d6 g) K- \
hspice中的.measure很好用,建議你多多使用,在很多時候會很方便
作者:
a7893657
時間:
2011-9-3 05:37 PM
想在請問一下各位大大，INL跟DNL怎樣的range才較優
% {; Z |* J' \6 j- V3 B
會因操作頻段的不同，規範有所區別嘛!?
作者:
finster
時間:
2011-9-5 06:48 AM
如果你跑出來的INL和DNL在SPEC內會因為頻段的不同而有不同的結果
* |7 U$ W" [/ O
那表示你設計的ADC或者DAC的頻寬不足,故而才會導致在不同的頻段上會有不同的結果
+ ]4 s$ V1 ~- {" r! A
建議你確認一下
作者:
a7893657
時間:
2011-9-5 02:29 PM
我的電路做的INL&DNL是(100fs/100fs)，但是我的hspice跑的tran step=1ps，我跑完的波形模擬，所量測出來的INL&DNL非常的差...
, L9 d K+ y! Y$ I2 Z* U1 {' v/ `
是否我該將tran step的精細度調整為100fs，
1 S7 j1 Q* A" a0 p3 N2 {7 W
我有試圖跑過100fs，所寫的meas在.mt沒辦法顯示...
- Q( F3 y8 D' V& C9 \
# t/ o* ?! H7 [; n) _7 L6 E
另外一提，我之前所問的不同頻段下的INL&DNL的優劣意思是，在操作頻率500MHz，INL在正負多少內才算理想!!
作者:
finster
時間:
2011-9-9 12:28 AM
若是操作在500MHz,那是非常高速的電路
/ @% I# c, U, h
因為不知道你是採用那種電路架構,採用什麼製程和工作電壓以及幾bit的電路
, F* N0 r8 @0 Z& y; M# t
實在很難理解INL & DNL非常差的原因
% Y/ A- E; A. _4 f' l4 w
因為不同架構,幾個bit電路和操作頻率,以及製程都因影響到輸出的結果
& {9 A! F' o% t6 v
光從你的描述,實在很難解答
作者:
a7893657
時間:
2011-9-13 03:50 PM
我運用的是傳統的反相器鏈(Inverter Chain)架構的DLL，
- r1 [. v, ~9 e6 z
採用tsmc 0.18製程 電路設計是8*8bit，
) U j& T, P% ?: R
* ]5 m" c* `1 f0 B4 m4 G. A+ ]$ `1 g
所以照理說，在操作頻率500MHz下，Resolution=2ns/64=31.25ps
$ [3 m* ?+ D; I2 d) E% b( p
故我在做tran分析時，tran step掃1p是否不足，
9 R& i' X" K& Z" @
應該掃0.01p，電路準確才合乎分析...
7 T" ~& f6 y j
$ J' x: w9 Y5 V: z% q! d# ~6 D3 B
我在猜測，我的INL之所以不理想(不等分，在做64等分切割時，只有第1與第64最不均分，INL>1.5~2)，
6 S& M5 K" H# ~ O2 n& {
是否在我spice電路分析的設定就已經有誤!
作者:
qy79
時間:
2011-9-23 09:44 AM
学到了很多!!!!!!!!!!!!!!!!!!
作者:
finster
時間:
2011-10-3 06:57 AM
你的INL和DNL與我認知的有所不同
: ?. E: l+ E8 J9 p/ q. i4 p, t
故而才會產生錯誤的認知
3 `: E5 K: |. k, G4 t9 e3 L
我一直以為你遇到的問題是ADC or DAC上的INL & DNL問題
1 s2 X" l k6 |
但若是DLL,我倒是第一次聽到有INL & DNL問題,這就己經是超出我個人能力
5 @; r: Z( _: ?: L/ f2 h& y: N
PLL & DLL我還算熟,但我還是第一次聽到有這種問題
作者:
fireball
時間:
2011-10-7 05:37 PM
你模擬的時候有用.option accurate嗎, 你的精密度要求已經很高, 所以加了這一行模擬起來會比較接近你要的答案
作者:
bulcas
時間:
2012-3-20 09:40 PM
這篇文章讓我受用良多！！！
作者:
yanzi0923
時間:
2012-5-30 10:00 PM
回復
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a7893657
4 W: C* _+ {: F% ~) N
. e8 O& M* O- H& h
老師說，我們的掃描頻率定為resolution的兩倍就已足夠，一般都是10倍.
作者:
1981jeff
時間:
2012-7-17 06:25 PM
感謝分享 讓我進步 對ADC的量測來說
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