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標題:
INL與DNL怎麼模擬!?
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作者:
a7893657
時間:
2011-7-3 12:10 AM
標題:
INL與DNL怎麼模擬!?
請問一下各位大大，INL跟DNL怎麼模擬!?
5 U3 G' D% ?& [0 T
) p) A) ]: Y- E! D+ @$ f' t' N
看之前學長都是直接跑好幾控制字組在用Excel去換算，感覺很慢...
5 O! D' |0 D z
hspice可以直接打.meas去模擬呢!?
/ x% |, U6 [' u5 ~
$ } p5 `. |0 ?+ f l
之前有聽學長說Spice Explorer可以直接顯示，不過學長沒有深入研究就走人了T_T
6 W N' `/ w3 z5 H" _: K' C; ^
請求大大們可以無私教一下小弟~~~感恩!!
作者:
sjhor
時間:
2011-7-8 04:20 PM
請去看measure的HSPICE的menu.
$ O2 [3 r# w! y6 E$ a( C
它可以測量之外，也可以寫成數學的運算式，這一部份需要依你的實際狀況來寫。
, q7 X q9 m" r8 {4 y$ o0 h$ u7 [, A
所以建議你多看Manu，如此你才可以成為 HSPICE的高手。
作者:
rice019
時間:
2011-7-18 10:26 AM
spice explore ADC Toolbox就可以幫忙分析了
作者:
a7893657
時間:
2011-8-17 09:24 PM
spice explore ADC Toolbox就可以幫忙分析了
, R0 A# r- N9 c
rice019 發表於 2011-7-18 10:26 AM
+ W( Y' j" q7 G8 N' C4 o; j1 I6 a
) l' n0 i) ]5 l; o* ]7 `' j
5 p0 z! ^# [" v+ y- Q
Spice explore 不是很熟，我比較常用Cscope，
: I v6 B8 S; A) ?( g2 m0 f
Spice explore 還在研究中...
6 p# o+ [1 i& i) j2 ^- j& q
據說它還可以直接看眼圖等等....，可以省略用hspice寫meas的分析!!
作者:
finster
時間:
2011-8-18 02:39 AM
我以前的作法是依照公式寫成.measure的方式來計算
5 A0 [: x) O% J, l; |: K" U
hspice中的.measure很好用,建議你多多使用,在很多時候會很方便
作者:
a7893657
時間:
2011-9-3 05:37 PM
想在請問一下各位大大，INL跟DNL怎樣的range才較優
- a9 [$ ]; E* S/ [" B4 }' i* i: v
會因操作頻段的不同，規範有所區別嘛!?
作者:
finster
時間:
2011-9-5 06:48 AM
如果你跑出來的INL和DNL在SPEC內會因為頻段的不同而有不同的結果
2 T' t j6 D: x3 H7 \* c( H
那表示你設計的ADC或者DAC的頻寬不足,故而才會導致在不同的頻段上會有不同的結果
: f) n5 ~8 j. c- l) Y+ Y) v
建議你確認一下
作者:
a7893657
時間:
2011-9-5 02:29 PM
我的電路做的INL&DNL是(100fs/100fs)，但是我的hspice跑的tran step=1ps，我跑完的波形模擬，所量測出來的INL&DNL非常的差...
. N. t" H& C( f4 z/ g" ]) e
是否我該將tran step的精細度調整為100fs，
2 o2 R: \4 |* n, y8 K
我有試圖跑過100fs，所寫的meas在.mt沒辦法顯示...
& Z( k1 l/ k: `2 g! {
- x. U/ S9 k- L
另外一提，我之前所問的不同頻段下的INL&DNL的優劣意思是，在操作頻率500MHz，INL在正負多少內才算理想!!
作者:
finster
時間:
2011-9-9 12:28 AM
若是操作在500MHz,那是非常高速的電路
, E" {8 L3 w9 k( U
因為不知道你是採用那種電路架構,採用什麼製程和工作電壓以及幾bit的電路
& q' i5 N. A# k# G5 h+ `
實在很難理解INL & DNL非常差的原因
0 S$ O# k+ p& \! \1 ^9 _
因為不同架構,幾個bit電路和操作頻率,以及製程都因影響到輸出的結果
0 _- J: t! ^% K- x
光從你的描述,實在很難解答
作者:
a7893657
時間:
2011-9-13 03:50 PM
我運用的是傳統的反相器鏈(Inverter Chain)架構的DLL，
* t1 p2 J/ p$ `( @& o) F
採用tsmc 0.18製程 電路設計是8*8bit，
! n; |1 ], ]4 g2 y
9 w* \% u2 V% }" i/ r H6 f
所以照理說，在操作頻率500MHz下，Resolution=2ns/64=31.25ps
7 G7 b5 k7 ~5 ~& v$ p2 s1 W
故我在做tran分析時，tran step掃1p是否不足，
) u) e" b7 ]7 }( X
應該掃0.01p，電路準確才合乎分析...
% }( X9 b, f) P6 k& t; f; W
: i! Y# W3 U9 s# G2 b
我在猜測，我的INL之所以不理想(不等分，在做64等分切割時，只有第1與第64最不均分，INL>1.5~2)，
0 L4 W1 B7 b* k
是否在我spice電路分析的設定就已經有誤!
作者:
qy79
時間:
2011-9-23 09:44 AM
学到了很多!!!!!!!!!!!!!!!!!!
作者:
finster
時間:
2011-10-3 06:57 AM
你的INL和DNL與我認知的有所不同
( l% f ?# _* D- m9 o: P6 @
故而才會產生錯誤的認知
1 v5 p9 S; N: ^+ N5 C+ T- C: i1 Y
我一直以為你遇到的問題是ADC or DAC上的INL & DNL問題
3 p% l, ]' j( H. h4 q$ R- j2 v
但若是DLL,我倒是第一次聽到有INL & DNL問題,這就己經是超出我個人能力
* \3 l; ~7 k8 L+ p8 f3 E# D+ `
PLL & DLL我還算熟,但我還是第一次聽到有這種問題
作者:
fireball
時間:
2011-10-7 05:37 PM
你模擬的時候有用.option accurate嗎, 你的精密度要求已經很高, 所以加了這一行模擬起來會比較接近你要的答案
作者:
bulcas
時間:
2012-3-20 09:40 PM
這篇文章讓我受用良多！！！
作者:
yanzi0923
時間:
2012-5-30 10:00 PM
回復
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a7893657
) [1 o2 |( A$ k) f" S) V* Z7 y) f
5 \$ y+ Z- D6 }# w
老師說，我們的掃描頻率定為resolution的兩倍就已足夠，一般都是10倍.
作者:
1981jeff
時間:
2012-7-17 06:25 PM
感謝分享 讓我進步 對ADC的量測來說
歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/)
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