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標題: 前模擬跟後模擬的問題 [打印本頁]
作者: d1372519    時間: 2011-6-26 11:54 PM
標題: 前模擬跟後模擬的問題
本帖最後由 d1372519 於 2011-6-27 12:11 AM 編輯
- Y0 Z5 E8 h% @8 F. X* j. f$ |) s1 i! P, O$ q( m7 }
[attach]12985[/attach]
' ^% h3 o; F& M& \5 C+ C  q[attach]12986[/attach]( L9 }' ]& T( T# M6 W
! }$ i5 B" w, w
第一張圖是前模擬 第二張圖是後模擬( {* S: e' A3 ^6 Z7 T) L
因為後模擬想快點看結果 所以時間只有2u1 O. u4 V9 \- _5 @: Y
不過很明顯看得出有問題
/ T0 j+ r: y- h; b  n- J. o8 D$ R( I
圖裡面 第一個是reset 前後模擬都很正常2 F& f' E  V. ~, I) x
          第二個是8p電容充放電$ n! @1 M) g" U
          第三個是1p電容充放電* \; q: K) T1 H/ [/ r, {
          第四個是輸出vout0 E9 e6 e$ C/ ~. D
) o! r3 v$ z2 P7 S" _/ O, {8 L
現在遇到的問題是說 Layout的 DRC LVS 都通過了% D9 I! p( h: Q3 i3 y% P
但是前模擬跟後模擬的圖差很多9 k0 B$ t" R# L" c: R2 ^
前模擬跟後模擬的測試程式都相同
2 H  z$ D" a( T- G+ ?* |前模擬 2顆電容充放電都很正常 輸出也有鎖定7 j0 K1 O$ w& M8 P
後模擬 2顆電容充放電 都直接放到0 輸出也沒有鎖定
2 E0 @. _# v- [
- P( }1 W# V* {* f' e6 ^: @$ O最納悶的就是DRC LVS 都過了 不知道為甚麼前模擬跟後模擬會差這麼多?
; g3 K2 n% ?9 y8 l& Y# T不知道是甚麼原因 + L# i% X- W& ]
此電路有用到電流鏡 但是檢查了很久應該是沒有問題的
. V: [! c4 D. ]# m, x- p8 M還是layout有什麼需要注意的?
% o+ x5 o" D4 \8 _* J或者是測試程式的問題?
5 m! B* g6 @8 a. t請高手幫忙解答 謝謝 小弟感激不盡
作者: terriours    時間: 2011-6-28 10:42 AM
什么类型的电路啊？
  o8 u3 g/ d1 v  G7 k0 B& o* u从模拟的结果看，8p电容的放电有问题，看看layout和电路关于8p电容放电的路径。看看后仿真的netlist的相关路径，吧这条路径上的净胜参数加到前仿真的电路中去，看看合后仿真结果会不会相同，有助于找到问题。
+ t! R6 y, J7 c1 G9 b" V不知道对你有没有帮助。
作者: bernie820    時間: 2011-7-2 07:04 PM
@@嗯~~~8 H* O, k$ y0 w

& d9 Y; M  H4 N; p0 @: Mdrc跟lvs過不代表pre和pro會一樣" h' Q, t' s5 K9 y9 Y# F
8 X$ z6 m1 A7 ?8 t9 }1 E, @
那只是驗證+ @% `9 p0 d2 x- h
9 U- ]- J* H+ h% m
取決你的最後結果應該是pex才是吧!
作者: smilodon    時間: 2011-7-31 09:04 AM
DRC/LVS正确只能说明你的Layout功能基本和schematic一致，而性能需要layout性能来保证，因为schematic里几乎是理想连接，而实际上layout里devices之间连线有寄生电阻、寄生电容，而metal之间也会有cross talk，你可以想想哪种方面的影响会导致你smilation发生错误？



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