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標題:
想詢問使用DC合成，為何硬體卻動不了
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作者:
lj0113
時間:
2011-3-27 09:48 PM
標題:
想詢問使用DC合成，為何硬體卻動不了
本帖最後由 lj0113 於 2011-3-27 10:07 PM 編輯
5 x: Y8 u" V8 z. S+ @. e! F. P
1 Q; I) _1 d: s0 e0 {* y, W
各位先輩：
; ]. h9 y: B6 f7 y
9 l, g5 H. ]9 D2 s" ~
小子目前在處理一個硬體，合成後其輸出waveform經過reset，然後再幾個clock cycle 其輸出就開始呈現unknow狀態
) r! [6 Y8 D( Y" L. z6 j
由於這個硬體不是我負責 我得負責把它合成出來....造成我不確定原因是否是rtl亦或是我DC constraints下的不夠好
$ O$ g5 ?! U/ P2 S% U/ U* E# g
但我知道有人合成完後，電路是可以function work(不過我實在不太好意思 一直去打擾那人= =)
/ r: m8 H) B! U/ S; W! I/ O
4 I6 [" p4 u! G% p: b
以前我用類似這樣的constraint去合成比較小的電路都是ok的，目前這個電路真的比較大，所以我在想說百分之百一定是DC這邊constraint設定不好= =
) g$ }7 s( N& u$ Y
導致我合成出來的硬體造成輸出都是unknown
U/ `- L5 R8 z+ m6 v0 w
K了一些資料 但尚未發現一絲一毫哪裡有錯....
! M. O" B4 O0 |* }2 [
我的constraints大致設定如下東西 使用的製程是TSMC 0.18um：
0 Z% O# W/ S4 G6 l
# y# X6 n5 R7 R
建立clock
# n: Q& Q, M) q6 a* x$ h0 O8 ~
- m% L& p. n: f; r- w9 F3 j
set_wire_load_model -name tsmc18_wl10 -library slow
3 V* o% Y6 e. K( I
set_driving_cell -library slow -lib_cell DFFX1 -pin {Q} [remove_from_collection [all_inputs] [get_ports clk]]
5 \4 `0 \# z. ~3 ?' g# U C: t4 n9 H
set_driving_cell -library slow -lib_cell BUFX4 -pin {Y} [get_ports clk]
$ f& q6 z3 Y* }
set_input_delay [expr $clk_in_delay + $clk_in_pad_delay] -clock clk [remove_from_collection [all_inputs] [get_ports {clk}]]
7 @0 B( @3 h1 Z6 \+ ^2 L6 ?1 `( X
set_output_delay [expr $clk_out_delay + $clk_out_pad_delay] -clock clk [all_outputs]
. R1 n$ L; r' R* A
set_load [load_of "slow/DFFX2/D"] [all_outputs]
" T0 R* e; T* d. _, c
[remove_from_collection [all_inputs] [get_ports {clk rst_n}]]
作者:
leonhsu
時間:
2011-4-7 12:42 AM
可以查一下是timing 的問題，還是function的問題，
: u5 ]4 ]- G, j) u* |8 |
跑一下Sta 和 LEC 吧！
作者:
digo
時間:
2011-4-19 10:10 AM
你的design有multi clock嗎？如果沒的話，我猜是你reset的constraint有問題，不然就直接看一下waveform就好囉，剛reset完就變unknown，還滿好追的吧？
8 H' _7 N. m' \9 ?9 ^
, z# t- Z9 }& `' { Z" }- h
既然有人合出來可以動，何不跟他要script來trace比較看看呢？不用一定要叫他解釋啊，你都會synthesis了，會看不懂他的script嗎？
作者:
richard0301
時間:
2011-7-22 08:24 AM
先check reset是同步reset,還是非同步reset,同步的看一下是否有recovery/removal violation ,非同步就看你testbench產生reset的時機
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