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標題: Astro如何在Verilog_out將assign 移除? [打印本頁]

作者: shinhuei 時間: 2011-1-19 09:13 AM
標題: Astro如何在Verilog_out將assign 移除?
有個問題請教一下, 我們目前以Astro進行APR, 發現Verilog out的netlist含有"assign",
請教如何在Verilog_out將assign 移除?

作者: dukeho 時間: 2011-1-20 03:41 PM
There is an option called "Restrict buf/inv bypass to avoid assign statement" on the
astMarkHierAsPreserved dialog box .

作者: neo_chien 時間: 2011-6-11 03:47 PM
一開始拿到verilog就要先檢查有沒有assign有的話要請designer把他改掉~之後再開始做~~不然就ECO一次把他改掉
如果一開始沒有的話~~那就Repair Hierarchy~~"Remove feedthrus to avoid assign stmts in hvo" "1"

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