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標題:
90nm SAR ADC leakage issue
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作者:
pennyddt
時間:
2010-7-9 01:56 PM
標題:
90nm SAR ADC leakage issue
本帖最後由 pennyddt 於 2010-7-9 02:00 PM 編輯
+ i2 g+ D# A! j4 m( z
! f& ^) A( F5 Y/ t* B$ z, [" s
小弟第一次發文如有觸版規，請版大移除謝謝～～另沒有混模設計的版，故在此版發文^^
8 R- S7 S* V3 B& g0 i( a S, U
9 @: P1 V9 D( k; O
因沒有90nm的設計經驗想請問各位前輩，而目前規劃需要low power且在stand by下的時間長
. @" w* W6 B4 ~3 O/ e) Z
那些電路需要針對leakage的問題去做改善呢？
- C. j) G f# h
另有改善對策嗎？(如有相關paper可以study，麻煩告訴我paper篇名即可)
# r* E' w9 [1 {5 ]6 f+ H
9 {3 D1 f8 K+ w5 N% ^5 T4 ]9 ?
: `% r& s5 |5 F* t' n, C$ T6 P5 N
2 ~, a0 A) p+ {
目前想使用的架構：single end charge redistribution SAR
3 l+ k: D$ P7 i. C! ^3 k
6 W' R6 e0 o' ?0 C5 [
架構電路：
2 l8 b: A& r$ y. k
1.比較器
" M3 u/ Q( w; P; X1 t
2.SA暫存器
3 S( Q a3 w8 E/ G. x/ b. F) z
3.sample&hold
- b7 o% A* V5 k2 @8 s2 T( c! S! x
4.charge redistribution DAC(switch capacitive電路)
; T, i! U0 n( o j- K
5 e4 Y$ j3 I& o* y7 C& L
ADC規格：16KS/s以下,10bit以下,約1V電壓
7 `6 A0 E7 P% n$ P3 `0 G+ b8 ]2 T% y$ O
" |6 B5 |% S+ n4 e% s5 `
% {+ P& g% s: l) p. [3 ~! b# \
謝謝大家耐心觀文 ！！任何想法歡迎發文討論喔～～^^
作者:
jameson2
時間:
2010-8-2 02:32 PM
可以參考IEEE之"A 65-fJ Conversion-Step 0.9-v 200-kS s Rail-to-Rail 8-bit Succexxive Approximation ADC" 架構跟你所要求的大致是相同的^^..，小弟之前也是做0.9V-10bit的SAR，在leakage的部分比較注意的是register的部分，尤其是長時間stand by，static Leakage,static Power 都要注意(修改放電路徑)，比較器的部分則是注意Charge jection，小弟的一些想法和經驗，希望對您有幫助囉~~
作者:
pennyddt
時間:
2010-8-3 09:24 PM
jameson2大～～謝謝你的分享！！我再study一下該份paper ^^
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