Chip123 科技應用創新平台
標題:
post-sim 的時間
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作者:
jsp0520
時間:
2010-7-4 07:14 PM
標題:
post-sim 的時間
各為板上的RD好
9 z* X8 f2 H8 K9 p; u: r: c z
_3 ]3 y& X4 Q3 Y0 X
小弟是研究所的學生 主要是做low power low voltage
3 ^. S, M0 S/ U3 T
的DSM電路 現在正在粹 post sim
( i S2 V8 D( O3 v$ ?
0 j" {, q! s5 {' A9 m) s: S
想請教幾個問題
7 r W! m0 Y$ ~
1. presim corner 會過但postsim不會過是怎麼回事呢?
4 l: |. H6 W" g |
2. 粹postsim的時間都很長(FFT) 請問這段時間該做些甚麼呢?
1 P1 B3 Y, W! l* R2 o, [
3. 如何從postsim的 .netlist檔去估計寄生的線電阻及線電容?
作者:
bernie820
時間:
2010-7-4 07:38 PM
感覺你是第一次做佈局
/ m+ z- a. A: |8 M, k$ f
4 O. N& R$ q, A6 }1 c: F, Y( _) U& s
presim並沒有粹取到寄生電容電阻，可以說僅單純的訊號流通
2 Q: T( r j8 B! G4 v& c: Z7 H
! N2 C! Y3 n: ^ K
prosim是已經把你佈局的方式取出你的寄生電容電阻，所以會造成delay等問題
4 ^0 F( j' Y! _6 e6 C; z" Y
& T- B6 L2 _6 ]" \0 [* i0 p- E: J
然而下線又是一回事喔!必竟上面那兩種都還只是"模擬"
% ?2 x1 g" F7 c( p, ]
, y# n: w4 K9 Y' h
奇景佈局副理說過一句話，再怎樣精確的模擬都還只是模擬，實際完成後會發生什麼事是沒有人可以預測的!
作者:
jsp0520
時間:
2010-7-4 07:47 PM
回復
2#
bernie820
" K+ Z$ v4 i* _) q
8 e/ v1 {$ n9 l( b. @" f
- s# N9 r+ |! d/ w
感謝前輩的回覆
# y$ w# @ w) l
小弟的確是第一次做大電路的布局及模擬
1 @/ s4 J0 s2 d4 d8 ~& E; _
因為速度很慢(FB=100Hz) 自以為這樣的低速在layout時可以不用考露太多
+ P. B' b% P4 J- N9 c. w7 ~# ]
想請問前輩 在debug時是要把每一點都抓出來看嗎
3 D$ M% B; m! |' h. k1 e1 a P
我有點混亂了
# l4 W1 [1 T* c* j- j
請前輩指教
作者:
steady
時間:
2010-7-9 03:36 PM
postsim的netlist里面都含有寄生的線電阻及線電容
作者:
smilodon
時間:
2010-7-10 01:19 PM
这个要看你自己的电路对什么更关心了，基本上在做RCX extract时可以对R C做一个限定，对小于某些值的RC 不做提取即可，这样子可以使netlist规模小一些。另外，不是在Low Frequecy下寄生效应就可以忽略了，以OPAMP为例，lyout可能会造成differential pair的matching变差，会造成输出offset的增大。
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