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標題: 模擬OP時close loop出現奇怪的振盪現象 [打印本頁]

作者: Bookert0921    時間: 2010-5-21 06:45 AM
標題: 模擬OP時close loop出現奇怪的振盪現象
大家好:
( p1 @( K4 y1 \/ a7 C
+ ~4 F9 v1 }% v+ N0 [: L小弟現在在模擬一個Folded cascode two stage的OP
  j* m' j. s4 z1 Z+ ]5 G! n其open loop的響應一切正常,增益約為90dB,PM=70度! i( W- {6 m* H* X- R5 Q2 ]
但是把它接成close loop測試其settling時出現奇妙的振盪問題' H; J, i- w2 I2 F% c( Q2 E
已經debug兩三天,實在找不出原因,之前用傳統two stage架構沒遇過這種現象
) Z2 G6 L3 r2 K4 o6 g/ w不知道是架構選取的問題,還是有哪些原因是沒考慮到的+ m2 e1 o2 h, B  J' R
煩請專家們抽空給點意見,謝謝  X+ B- V. ?1 b' L
% {5 `" q. l1 s5 ~( ^- Q
架構如圖:
. Y4 O; ~2 u2 A" J" f: W3 R3 r+ |[attach]9753[/attach]6 |+ s. s7 l+ k, j7 d/ R

2 O+ q' I- e5 m# b& F其響應如下:7 W7 ^2 ]0 V6 }- s0 m& y4 O
[attach]9754[/attach]
作者: arsenal_he    時間: 2010-5-21 08:22 AM
Try increase compensation cap.
  W: C' H$ C5 L. y9 bRe-run ac sim again while adjusting the input DC point
作者: Bookert0921    時間: 2010-5-21 09:06 AM
您好
! y( k& e( I1 G# Y- P; e+ z+ U9 r
; [. R: h: `' y) p  `6 `我原先的miller cap是4pF, totally frequency response如下
$ e: h; b3 Y* u( k2 k  I8 l[attach]9761[/attach]
0 b! H) d: ], `* F# t% C# q% K8 Q' P- |1 k/ `
當初一開始就覺得是phase margin有問題,可是怎麼check都不像
! b7 ?2 g) ^0 Q$ z. p/ U當miller cap等於400pF時,這個現象仍然存在,下圖為我打入一個step之後的響應
, X7 N4 J$ v* ?- z% K% d- G[attach]9760[/attach]
  ^- d- h9 u2 F9 n8 u% U" T; s9 z+ ^9 H; D( g
就只是振盪變緩了,可是整體現象仍不變. e$ x- {  {4 x8 q0 Z
不知道該怎麼辦~~感謝您的回答
作者: arsenal_he    時間: 2010-5-21 10:31 AM
本帖最後由 arsenal_he 於 2010-5-21 10:33 AM 編輯 ; m! w7 X0 n/ f% Z+ {+ }1 E
( C. k$ g  r9 ], y! z
How about set smaller plot step size?7 i. U7 n6 ?. {6 D8 C- j
In addition, how did u connect the close loop?
作者: suewe    時間: 2010-5-21 01:08 PM
請問一下,run ac & train分析時,在output端的load是相同的嗎?- E# ~3 D  [) I
奇怪的是,在ac看到至少有100MHz的unit gain band width,怎麼會在train分時,slew rate要10us?
作者: Bookert0921    時間: 2010-5-21 05:26 PM
感謝阿森納與suewe的回應,我的loading cap.都是假設為200fF) c5 H4 c( Z  G' W6 ?5 q
您說的將X軸的time step改小我試過了,仍然得到一樣的結果
$ K1 {, e( h1 a; `其電路的接法就如同傳統的unity gain buffer如下
% n, ]6 ?: m2 g) U  t0 L7 h6 a- a在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time
. Z  V/ Y9 Q; E& I[attach]9768[/attach]7 [- K: M# T& L- z
很奇妙的是,如果我打入的輸入信號是0-1V就不會有這種情況,如下圖所示( i- n6 L; [; b# G2 |; o1 }
此時的slew rate就"看似"為正確的$ c3 ^5 Q5 R1 ]
[attach]9770[/attach]. C. T, [, {1 V6 O
但對Y軸zoom in會發現還是有奇怪的振盪信號存在
0 g& i3 |2 q: d5 y[attach]9769[/attach]' n! f% Q4 @& `) R8 G# P
打弦波去做測試,發現在input為100-MHz時6 S; j  J. v! d  w
會有一個很明顯的反轉現象,關於這個我沒什麼sense
6 ^) I, x; A% s! N打10-MHz或1-MHz的input,輸出也會在某些地方會"措"一下
+ Y% a5 j6 z1 |6 B* S, x( Y[attach]9771[/attach]
& g7 K: h/ I1 A* i+ m- W2 P8 f在小弟的認知上,open loop的PM對應到的是close loop的damping factor
$ u) t7 ~) d! |  r$ A' Z大不了就抖一抖,但在PM為正的情況下會越抖越小
" E9 E3 ?. r/ L7 W( I" X/ T8 `然而這個現象比較像是在某個點上滿足巴克豪森條件" d( l" |# l# X3 R
能力不夠實在是無解,或許是我電路有接錯也說不定
作者: Bookert0921    時間: 2010-5-21 05:34 PM
以下為我的spice code,煩請有心人士不吝指教
, L0 d- w1 V( L因為有點冗長就用貼圖的/ L6 s! N7 }! a' N2 c3 E
8 |* }) b- d  f4 W3 l/ c, Y$ K0 m
[attach]9772[/attach]! P! V6 v! b' q3 t/ W) c
[attach]9773[/attach]
作者: hoodlum    時間: 2010-5-21 05:41 PM
請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
3 ?0 T7 E5 k! N- ?, w' `若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
/ G- f* G( l0 ~* GMOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
2 E2 E3 W8 ~2 n若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
! t( S# J. o: g7 Z頻率響應結果並無法對應到你的暫態響應結果
作者: Bookert0921    時間: 2010-5-21 06:49 PM
我貼code好了,剛剛發現點圖好像除了我自己以外都要錢
  J7 D6 p# m3 w6 ]真的很抱歉,我不想故意歛財  ~, d' s1 s9 \- h* [9 e" @

. m5 A# z7 P: ?5 J9 l, R以下為第一部分' [5 k5 X. I& `( ?

( K' K* B- P- f( M6 _; U) w.option post accurate acout=08 b2 n& p0 j& P9 ^* h# @
.global vdd gnd!# L3 t/ h# s- V

, T  D% ]5 ^6 W; `5 e5 ]****** Supply ******0 J8 k* h9 f, B' ^3 g: F& `

3 [0 Q0 ~! h. ?3 @4 \Vdd  vdd gnd! 1.29 S( z( {9 C/ H5 Y* {5 d
Vss  gnd!  0  03 ~5 ^* {1 C; u/ H. u- W
Vin1 vin+ gnd! DC='vdc' AC=1
9 z6 `# u' z, TVin2 vin- gnd! DC='vdc' # u& T# D, r, T3 ^
*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
: Y# j" M9 ^/ W, I: k$ ]$ n3 SVin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
. h+ _5 N( X& _2 L0 z" y9 f.param vdc=1
1 b! z. N+ {2 m**************************************************
# q; T& f) u0 L) }- x1 \( k. U8 P+ F2 t+ ^0 D- }$ h' \& @
*bias*1 |2 F: t; c! g9 h9 s
$ j" e. d% x3 {: A2 a5 {0 Z
.subckt BIAS vbiasp vcascp vbiasn vcascn
. x- w+ E# x: z' \7 y, T, |4 p( T; ~0 l) O" W6 u
M1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1' p) P- x5 Q( m4 O
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
( i$ z/ Z/ x! O( Q2 GM3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1# h" }: d0 D; U6 H* x6 _
M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1# L; [+ p" `9 Y/ O# X3 w8 e
M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
* l  a3 u) e$ ~! i( ^& l" cM6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=10 _. N. [( b5 |* P, X
M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1+ h; _+ V% p) \2 L
M8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1! Q. D; B( b+ x( m! s. ^+ j
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
) x' G0 L. a3 K* W  }% BM10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
& \0 f! z+ O% R8 ~$ oM11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
* L+ @. f. n' R% D* GM12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1$ b9 }" C* G7 G% S
M13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
; @" w- w! s7 ]M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1$ ^- A, q" D' h* f. g
Rb        nd        gnd!        2k$ j+ S% D) }( f# |" e* @  {
& D- s$ p  m4 Z5 G+ Y- r
*start-up*5 e* M" v0 p2 X! `
M15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=17 |/ I+ l, `9 s9 V% ]9 f; Z. d
M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
: F7 g0 T7 {* x9 B0 X0 u/ IM17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
  J0 y% ]- Q7 |5 e: bM18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=15 t( n& x5 ~8 G1 H7 B

1 G% K5 G! a; w6 o.ends) e7 d' @$ c: o; x7 M& W

( t( k7 t( }8 n: p( SXbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
' S+ g( ^* u5 N, L, Z! \6 N- b- T0 j0 d7 E3 g
*first stage*- ?& I, g+ y; b9 ^! e/ C2 @
Mq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10/ C) i: n! T2 r" _  W
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=100 H1 v$ W6 _: _" h6 C" E& p( E
Mq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
' e2 D' v0 a$ }% m/ HMq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4# T4 h3 q% [! U+ M4 _" }% q
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4' W, U8 U; T" E2 U( w* C4 t0 M
Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
$ ^+ R/ n6 U5 H+ Q3 y6 [9 IMq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
$ u7 J7 p% p! G7 C8 T9 B' U: ^Mq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1" P+ ?, ~: v1 h, ^5 a$ w
Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=14 T, U0 r- |. ]0 Y# P) s+ u
Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
& D7 G$ ~& n' |* ~$ j6 iMq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1& D7 n. t( [% S' D! y+ O3 s
Mq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=13 G5 j( N- s( v9 j4 z
Mq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1
作者: Bookert0921    時間: 2010-5-21 06:50 PM
以下為第二部分,感謝大家看到這邊+ }6 Y/ A9 {, t9 Q1 x

) _& d9 _6 o+ [6 _8 n. }Mbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=131 |4 ~* S6 e+ {

; d) j- m7 U, w% h" E*two stage*$ X+ w; L0 q  u
- b3 i( R: t0 T) \% }
Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
3 c4 m8 X% Y/ d# a4 M7 UMt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=29 _( z; H4 A! ?: H% V) X. Z
- M+ a1 c% L' b( p& V! Q
Cload        vout        gnd!        200f
4 @6 P$ J9 O# I$ ?+ f) o2 f, m* L, m* n' m0 M+ D! M
*lead compensation*( x. t* h% x1 d- b4 S" i- E
Cc        vout        n7        4p
7 `$ O  s% s* j- a! y8 C$ k; [Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1  J: b/ o' q2 d" R* t  N( N
*Rb        n7        out1        'Rb'
, o2 s0 Y# ]7 L* J' ].param Wc=0.8u
" U5 O0 _7 }% L
" a5 N2 J/ L4 b+ G****** Analyplysis ******4 ^0 [, z& O9 x" ^3 f
.op" c8 n) Y. S5 f
*** DC ***8 o! N/ l' }; e
*.dc vminus 0.59 0.61 0.001
. @8 \% s4 F( ]*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
  k5 L/ D5 A4 `/ l5 d4 s*** AC out ***  Z* A  l- i6 v, }9 m' R7 m
*.ac DEC 100 1 200X" @0 O1 I' ]  |0 K4 L2 n& i) x
.measure ac         Unit_gain_freq         when         vdb(vout)=0
" A5 n8 j; c+ V. {/ u* w.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
0 ^* n7 |) Q1 D* G1 f.measure ac         gainmax         MAX         vdb(vout)
# E8 j9 X. }2 o& v3 v' M.probe ac PM=par('vp(vout)+180')
4 ]. b5 O$ t' u- u; u.probe vdb(vout)) l) E! D2 G5 L  @. W5 e
.probe vp(vout)
7 F1 _8 ~0 o& H5 C4 h, Y) d.temp 27, U2 J2 ?! W& u2 `
*** Slew Rate ***
" R, |. U$ M4 _9 }( g: s' f" N.tran 1n 2u *100u
0 D9 q7 ^5 V9 B( N2 \! u% q6 A- X* g3 @*.measure tran UPSR DERIV v(vout) AT=0.5u
0 Q6 u3 d4 d! X5 G" @, k8 Q5 X5 s*.measure tran DNSR DERIV v(vout) AT=1.5u
4 u7 U+ t1 r: i' {5 l* M( q
5 s! j; h! Y7 d+ V.end
作者: arsenal_he    時間: 2010-5-22 01:13 AM
You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources
作者: e2000    時間: 2010-5-22 10:35 PM
看起來是你第二級那邊有問題,一般的摺疊疊接怎麼跑都沒有這問題
* U- m) q8 s4 l" a! P. U) r+ \不然試看看把把L調整一下,不知道你是不是因為要衝增益或是計算方便才把L調這麼大
作者: dennishsu123    時間: 2010-5-24 02:22 PM
檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值
作者: li202    時間: 2010-5-26 09:35 AM
VDD才1.2V,
0 G( D" a% ?( w1 _$ u" T) s輸出端又是class A, 怎麼能夠讓你跑rail to rail??7 _& }4 r# T$ p, y' ^* I
Vin能到0V也是大有問題,輸入端也不是rail to rail,
6 i2 t" W  L5 W. `" cVin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
  ~. t/ }) a5 a2 |! W+ z1 s2 E5 _' xAC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
3 Q7 B+ D8 P+ ]5 d5 {1 U4 ]用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了
( \0 x1 j: b4 e. }3 a0 e& G! h  V: I* @. V' ]
這是新新手常出現的問題
作者: Bookert0921    時間: 2010-5-26 05:09 PM
本帖最後由 Bookert0921 於 2010-5-26 05:10 PM 編輯 6 v: L2 c! f. S4 b; c0 {! F

7 @2 I" T5 A, h. F我後來debug出來了,跟大家分享一下,以下先回應各位大哥的問題0 S+ q0 e  W3 D
期望可以學習到更多的東西
) }1 p: P$ n0 G1 |/ Y- ?
' f! ^" ~. Q$ h$ d& F回應阿森納大# {; w9 y- e- e6 I1 d: a
就算input不是rail to rail,其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
" U! x4 r3 K! f3 q7 t* o只是在那時並非操作在電晶體該存在的區域,所以速度會呈現像是e^-1次方緩慢成長而非線性增加
. r6 g6 a  J8 a, y& P' W1 t+ o% D* l以下圖為例,是一個PMOS input的two stage OP
% M! \8 l- _! s, _1 b[attach]9808[/attach]
" O* d8 }& |; _& d, m. a+ j( }' U當Vin+端為VDD時,電晶體關掉,而Vout逐漸上升
& [: B* V/ F9 z7 M左邊Vin-那顆電晶體也逐漸關掉,但相較於右方輸入級接到的是絕對VDD的值
+ [) V5 d+ i+ h* p左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
7 A5 E0 B5 t+ s' z最後逐漸將他充到接近VDD而完成一次buffer的操作
$ y* r& b( z9 Q" o1 R1 J7 y! _8 g  e, f2 F3 D( [  @. a9 Q7 b9 F: n
而輸出端是rail to rail吧!輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode% Z# P& e9 ?/ @7 w5 [, H
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的
- [. _7 G& b2 Q6 I, K$ n. k7 C
- j" H, j3 X! P' h. t1 z回應e2000大1 w- M) C: A; l; S7 w3 O: W
channel length是為了在低壓下實現出高增益的放大器
/ }# L; ^2 t; Z& R/ Y主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
4 V4 q! c6 s7 @7 X+ V速度上的考量是還好,重要的是精確,所以當時才會以length為1下去做設計
作者: Bookert0921    時間: 2010-5-26 05:10 PM
回應li202大
0 O- d3 D9 i+ Z  f( k; G輸出端肯定是可以跑0-VDD的,雖說是class A操作,在大信號的操作下1 V$ h/ n/ d* }7 \5 r
仍然有辦法把電流源hold住或者把它全部導到地
1 x9 b. F5 C; Z+ ]% [# Y而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
) F0 ^+ j0 @2 E5 P我有不太一樣的看法,一般來說NMOS input,在意的是common mode的下限
! U$ g1 g" f% ~而PMOS要注意的是common mode的上限,對NMOS input而言8 T) `3 L- e6 F, M
只要操過那個點之後電路都會維持在saturation region( p! ~$ J+ f: H
而會改變的是電流源的drain端voltage,但那只會讓電流源更加的deep saturation; e$ q( k$ i4 x2 Z( P
所以應該不會造成其他電晶體跌出saturation外
* x: e7 n, ?7 a  N* t( s" a而輸入端rail to rail我在前面回應過阿森納大,我認為輸入不是rail to rail沒關係
4 L+ `/ m) I2 F  U若有rail to rail的方波打進來,接成unity gain buffer後只要輸出可以rail to rail即可呈現
作者: Bookert0921    時間: 2010-5-26 05:11 PM
後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構! z# h  |, l. [4 G4 C: H9 D) m1 N
如同B. Razavi AIC的p.333和Martin的p.268,我把圖抓出來如下所式' W5 x: w+ L/ ~( [
當Iss>Ip時會潛在性的造成電路有不穩定的可能發生,我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)
! Y1 |6 x9 K2 S  {! n[attach]9810[/attach]
+ C( _- J- V. O' f但是因為folded那級的電流太小,以致於NMOS的drain端遭受很大的暫態, `* q% _: t" y4 m
所以我就加入.ic去看該點電壓在何時會導致不穩定,在將folded那一級的電流給加大
0 [% a' C4 _+ i2 j% l2 \$ ?如同書上所講,當Iss=Ip似乎是個比較好的設計,這是我這次學習到的教訓
- i4 o# Q/ h* O8 g4 x& r# l# t
6 T( E$ L' d( u4 F7 v' R# J如果覺得小弟哪邊觀念不對,希望大家不吝指正1 h$ a/ b" K' q3 j5 c6 L# F
電路設計就是需要被大家教訓一下,才會刻苦銘心
/ d& s1 I3 F( t- z1 F% l以上,謝謝大家
作者: semico_ljj    時間: 2010-5-27 10:08 AM
回復 17# Bookert0921
, ?4 I7 ~  e. y' d我觉得可能不是这个原因造成的!
作者: chungming    時間: 2010-5-27 11:50 PM
your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)" E! e& h4 n* Z* `! l4 I4 J
output command mode range is Vdsat7 to VDD-Vdsat6+ g) y+ p0 o, c

' ?3 J3 P6 t9 ?/ ?6 Sif this opamp is connected as unit gain buffer,6 t: G7 S$ h! n
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)3 ^" j( x3 e$ Z2 I0 N5 j" k) t- ^

7 L$ U) k0 P  kdon't trust simulation too much !5 @3 f, j2 }+ S; v5 R' d7 \3 A
If you really want to design a real world opamp.
作者: Bookert0921    時間: 2010-5-28 10:44 AM
謝謝chungming大的回應# b. P# m  w8 i# l1 u  e' o! Z
可以請問一下,考慮上述in/out common mode的情況下- l9 k* a; Y; }/ @3 b! c; m
接成UGB為何在模擬上仍可從follow input的方波從0-VDD
作者: chungming    時間: 2010-6-5 11:38 PM
謝謝chungming大的回應
. g) s9 h  H/ ?可以請問一下,考慮上述in/out common mode的情況下
( A) r$ p. q2 \5 Z  Z$ h接成UGB為何在模擬上仍可從foll ...% @7 k+ G& t# z( a
Bookert0921 發表於 2010-5-28 10:44 AM
  B8 @, L& E5 a( v0 \! ]% i
8 q; F. }+ w* n6 y$ ^9 e

! S2 o) }* [; ?" o2 u+ P    呵呵~~~- J( z( h5 V# K, v1 m! B/ i
依我看你的輸出波形並不是從"0到VDD"都可以follow阿) q! g9 b2 E' t8 H1 D, R
下限沒到0阿 況且接近下限時訊號已經沒follow了' B+ o5 K! P) e& M
(拖著長長的尾巴要很長時間才接近0)6 I6 t' \0 {4 |/ y, g7 Z
並且接近VDD時 已經震盪了
' V! m6 I. ]1 ^3 ^, T1 M怎麼會是有follow呢?
作者: tain    時間: 2010-6-7 01:45 PM
DC bias上  + f# s- ~6 |1 h% T8 r
Id(M3) 要略大於 Id(M1)=Iss/2 是比較好的設計
+ P8 T) O8 n6 L. O" s( z& w所以當Iss全數流至M1上時
& k- @( I9 m5 e! dM3也不至於完全關掉
作者: Zuman    時間: 2010-6-8 09:27 PM
我的理解还是phase marge的原因,这种情况的发生是因为你是用线性区的mos做调零电阻,在扫输入电压的时候,在接近VDD的时候CC与RC(MOS电阻)形成的零点会飘,使得phase marge不够i。你把mos电阻换成普通电阻试试,应该不会有这种现象了~~




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