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標題: 模擬OP時close loop出現奇怪的振盪現象 [打印本頁]
作者: Bookert0921    時間: 2010-5-21 06:45 AM
標題: 模擬OP時close loop出現奇怪的振盪現象
大家好：
  b& x5 m# Z  ~% ~
" E, B/ t! }* S/ o4 i3 ]小弟現在在模擬一個Folded cascode two stage的OP
; `/ A/ y( a3 b0 {( W8 P$ M* N其open loop的響應一切正常，增益約為90dB，PM=70度2 z- U4 d9 z2 y4 a
但是把它接成close loop測試其settling時出現奇妙的振盪問題( s  Q" A4 A1 X
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象1 j( Y% P" a8 g
不知道是架構選取的問題，還是有哪些原因是沒考慮到的* g. P( H3 s* ^# z) {( w8 G1 l& n
煩請專家們抽空給點意見，謝謝' A4 @( [# e. i0 T' h  E7 ~
* u" E& Y- ?2 |& C
架構如圖:/ N8 }4 o6 {' A6 e
[attach]9753[/attach]+ F; z. b& d" \  Z
& w: h8 y2 |4 X, a- }
其響應如下:) J, v, x' D6 s' v) a5 R' N
[attach]9754[/attach]
作者: arsenal_he    時間: 2010-5-21 08:22 AM
Try increase compensation cap.
$ w: E/ s* N; s8 e  _& K/ vRe-run ac sim again while adjusting the input DC point
作者: Bookert0921    時間: 2010-5-21 09:06 AM
您好% a; f& l' e" a! _8 K6 T
7 }7 P4 q% y) x! \
我原先的miller cap是4pF, totally frequency response如下+ V# m0 ]: B5 w3 I7 }& b
[attach]9761[/attach]
% r! r0 o3 t3 k+ x9 ?3 U: d" G7 o; }+ n* p7 A. J: e
當初一開始就覺得是phase margin有問題，可是怎麼check都不像
0 y6 |# \  U4 E% V! Y當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應# ]8 t7 {( Y2 G( w/ l; Q
[attach]9760[/attach]
: b' r7 h, n  p% R( T0 v6 \8 g* C
3 [4 p$ K! W& ]0 D就只是振盪變緩了，可是整體現象仍不變
. B' B# ^1 E  \, L6 Y! x不知道該怎麼辦~~感謝您的回答
作者: arsenal_he    時間: 2010-5-21 10:31 AM
本帖最後由 arsenal_he 於 2010-5-21 10:33 AM 編輯
! u3 `0 W1 q" u1 G, r
* q! P# _$ @# _% @How about set smaller plot step size?0 e3 D1 ]9 M( L
In addition, how did u connect the close loop?
作者: suewe    時間: 2010-5-21 01:08 PM
請問一下，run ac & train分析時，在output端的load是相同的嗎?
% M. {; l1 a. B奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?
作者: Bookert0921    時間: 2010-5-21 05:26 PM
感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
# e0 f1 k' i- N4 r8 n8 f( Q% u您說的將X軸的time step改小我試過了，仍然得到一樣的結果! h3 W  N9 g$ b1 |' O* M
其電路的接法就如同傳統的unity gain buffer如下
5 J4 E+ A3 J" u" |! X3 d在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time
$ l( m4 h$ X. i7 Z5 f1 C4 i[attach]9768[/attach]
$ n3 R9 f& a3 w1 I3 t* M) D很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
- x  U- L/ u& o此時的slew rate就"看似"為正確的
# U/ L4 B# M- G[attach]9770[/attach]
: T7 m3 F. y8 j: F9 _但對Y軸zoom in會發現還是有奇怪的振盪信號存在
1 D! a! x5 Q) ^/ f/ Z7 u' n, s* u[attach]9769[/attach]1 [) W' E6 e& T) f$ \5 Y% `
打弦波去做測試，發現在input為100-MHz時
: E4 o. _: P- W4 D# r6 E, s$ _會有一個很明顯的反轉現象，關於這個我沒什麼sense
5 w1 V) l/ a. r; M& s5 h/ P* c# g) h打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下/ I% B/ l$ n/ _4 V  b# Q
[attach]9771[/attach]: Z1 h$ D) d! ~
在小弟的認知上，open loop的PM對應到的是close loop的damping factor
; J* r* N8 j2 ]' A6 t' u5 T大不了就抖一抖，但在PM為正的情況下會越抖越小
0 D/ i, w7 L8 o& ^2 s然而這個現象比較像是在某個點上滿足巴克豪森條件" E+ ?+ d' a9 w1 c
能力不夠實在是無解，或許是我電路有接錯也說不定
作者: Bookert0921    時間: 2010-5-21 05:34 PM
以下為我的spice code，煩請有心人士不吝指教
& W, W8 X% A- F: u. c因為有點冗長就用貼圖的; [1 P# T  z9 O0 {
# v  g' {7 v7 Z0 g" t
[attach]9772[/attach]
% q0 a' C" ]; p9 m& X$ _& d[attach]9773[/attach]
作者: hoodlum    時間: 2010-5-21 05:41 PM
請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???2 z% w4 g+ E# @
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些! ]% _; w2 k, z
MOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來4 h1 w; J* L8 ~5 q2 ]
若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
0 k* s6 Y7 c' [* n4 D, Q. t頻率響應結果並無法對應到你的暫態響應結果
作者: Bookert0921    時間: 2010-5-21 06:49 PM
我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
$ [8 Q  |9 t& m- s- _0 `! U真的很抱歉，我不想故意歛財2 ^9 R9 T3 N7 ~3 q6 @; l- N

. h: J8 M; F& ~以下為第一部分% U, v- N2 Z, M5 N0 ~) j) e, _6 L

) i- v# F3 J0 _1 j9 I# V! w) D( N.option post accurate acout=0. [5 m% T" u% b  i' N
.global vdd gnd!
+ r: U; E4 Y* M4 i. Q5 d
! I, ~% Y; _# B8 W' B& x" y5 o) z****** Supply ******+ i. }' I: E& B# i9 _
5 w3 x1 [. w4 ?) H6 d+ J
Vdd  vdd gnd! 1.2
1 e5 `+ Z, X1 l1 v0 W: H* U9 sVss  gnd!  0  0# a* C& v! t$ h5 y
Vin1 vin+ gnd! DC='vdc' AC=1
: f# }( G0 e/ K- B0 lVin2 vin- gnd! DC='vdc'
& h. M) S/ N; p0 R( s*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR; q/ T6 K* H2 Q
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)0 k* P5 X; A# e
.param vdc=13 }" u* J3 o. |8 O8 {, L) A
**************************************************
. A; G# {* e1 ?5 L9 g! |! Z) [  P3 l8 [/ c" N. S% j& j+ W2 g' ~8 f- I
*bias*
, x0 l" n' C9 U  }
' W4 V4 ^+ }+ U.subckt BIAS vbiasp vcascp vbiasn vcascn0 f6 r# D" a7 \. k9 _

8 [" d/ b) ?4 }$ U4 t1 nM1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1" Q; B& f/ E: d8 G) }  U; _
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4/ \6 d( g- i: v" t
M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
* \5 F8 R0 G$ O4 l' u. _3 ~3 J  b4 bM4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=19 c! i: u6 t/ H
M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=16 N* L2 A) F# }, {  [& c6 M! ?, c- z5 R
M6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1" [9 a- Y* Z0 E* y
M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1$ l9 J0 u9 E, Z3 v- b
M8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
# @% ]; k  M* Y  S! Q1 z9 Q& \M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
% L/ @/ y3 U1 @7 Z2 mM10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1# Q; P8 C6 ^, r# r# _+ P1 d
M11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=18 R# t+ f% j2 v3 n0 A
M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=19 d. j7 l, v: h, e/ S0 w+ u
M13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=12 I2 s5 Z1 R4 |+ M) {
M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1" A2 X2 Z. Q: @  d7 d, x
Rb        nd        gnd!        2k
0 c3 T5 V# J: d; U, g
9 V3 h2 |3 Y1 b( u+ _0 x*start-up*
& r$ U) d$ h# H2 \4 D* q6 N5 \5 eM15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
8 h8 ?+ S6 y5 s- w( _& F2 r2 s! FM16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
% e. S7 G; T3 R# I4 v1 ZM17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1; t) E" l4 k& ~' l5 [9 f
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1
' B0 R4 u  r# ?2 g6 ?% G* N- c, o
- o8 s9 C( i  |, h5 l% r, H.ends
6 \- ~  l4 k6 m, Q: H$ p: W" _6 W( o0 }  o9 r0 K, H  {* q
Xbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
# A) @+ w! F: C3 e/ d$ z/ Z8 e/ m$ q4 T
*first stage*
& h4 F# y( A! D8 nMq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=104 d9 G2 g) o' i. O% ]* M
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
1 T2 b% ?9 a& [5 G0 JMq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
1 {$ f" r0 M2 ]- ^7 C/ d' oMq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
; S0 C8 g$ F& q. \% L! R: mMq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
0 }: g1 b+ y1 I# o) J& pMq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1- ]" B5 Z2 q# z% d1 C
Mq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
7 v$ o% d" }' `' K4 A+ w* EMq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1! Z9 W; h  n7 R* R- a& X( z! g
Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1. K% Y  }0 ?* n! m8 U
Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
( x  `1 s+ ]! ], t( `% `Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
8 S) f1 K' L7 O: [# PMq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
- s% T# _6 c, r. f9 b% B' ^Mq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1
作者: Bookert0921    時間: 2010-5-21 06:50 PM
以下為第二部分，感謝大家看到這邊* j) r1 v+ m& Q$ Q

3 A; b" Y6 z6 T& P; lMbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13+ _6 ?2 K" O: [# T
. Q" |1 J, e0 f7 [9 n0 Y) j9 W2 j
*two stage*
* \5 D! C- N5 V0 d$ W
3 Z! w6 H% N6 d% W7 J6 Y* Z! R) _Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6* F* E% g, V% ]& e& q
Mt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=26 a- Z) Z% e9 W
. D% _& J( _6 {9 H
Cload        vout        gnd!        200f) q( w7 _% N: j2 b
' b! R9 I/ h" X% ]. Y0 V
*lead compensation*. d* b+ `0 q8 U9 O' M! ]
Cc        vout        n7        4p
2 E5 H; q4 z! Y. F2 iMc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1# E! R8 x+ A9 b" E( T+ x! [% {
*Rb        n7        out1        'Rb'9 y6 C2 t" G/ S% n3 h- h" l" H, W
.param Wc=0.8u
: J7 @0 Z' `( T7 b0 q0 w% k% T: X7 y, y8 H$ M2 R( Z4 j; S4 \% M
****** Analyplysis ******
  G7 {0 M, h" i( ]. j" d5 ]; [.op/ M7 M' _2 f- m. |" k
*** DC ***
+ t4 H3 X; H4 b+ `*.dc vminus 0.59 0.61 0.001
1 s' f. A- o9 R5 e0 t*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6        ; e4 g, d4 B0 m) i/ W7 a  T4 t+ d/ Q
*** AC out ***
3 I. u! G3 J" O*.ac DEC 100 1 200X
* R: Y) J/ @$ y/ D.measure ac         Unit_gain_freq         when         vdb(vout)=06 b( h0 U- e: q0 H8 ~
.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
" T8 y' [/ V6 s' ]$ X.measure ac         gainmax         MAX         vdb(vout)
; d$ [+ A) G3 c. [6 I. D.probe ac PM=par('vp(vout)+180')! i  q9 ]1 I" {
.probe vdb(vout): r/ s6 U) L9 G$ m
.probe vp(vout)
) L+ Z+ ?8 P+ P' {3 c6 b+ [# W! D.temp 27
" d5 n7 b- j. p2 P*** Slew Rate ***! x5 Z" F! u1 U
.tran 1n 2u *100u
! `) j; \) e2 X- S+ A5 X8 M*.measure tran UPSR DERIV v(vout) AT=0.5u
$ o& B# _1 `  u, a' _: J*.measure tran DNSR DERIV v(vout) AT=1.5u1 Q+ f) Y# v1 b2 z
$ Y7 h+ a2 L3 Y
.end
作者: arsenal_he    時間: 2010-5-22 01:13 AM
You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources
作者: e2000    時間: 2010-5-22 10:35 PM
看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題1 y3 k$ a+ C6 I1 a; j2 }% D& c
不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大
作者: dennishsu123    時間: 2010-5-24 02:22 PM
檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值
作者: li202    時間: 2010-5-26 09:35 AM
VDD才1.2V,
! v6 P* Q4 v& T8 y4 R2 e* Z輸出端又是class A, 怎麼能夠讓你跑rail to rail??: m; X# H! l  n
Vin能到0V也是大有問題,輸入端也不是rail to rail,4 ^1 `- m$ r8 g
Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
, ~* {# t" n1 b9 j2 JAC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
- b  u( T3 w: n& x: r3 `* {用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了
. _- Y1 `7 y& s) b# d8 O$ H  X' U
9 D) J$ a9 T$ N, o5 Z' h8 B6 C7 a這是新新手常出現的問題
作者: Bookert0921    時間: 2010-5-26 05:09 PM
本帖最後由 Bookert0921 於 2010-5-26 05:10 PM 編輯
. p5 G' w  q2 C& H# t5 p' W. Y
9 f& ~0 a9 o: {+ g我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
' R  b! Q3 q0 v# Y( s- f期望可以學習到更多的東西
3 q6 k5 O8 f- z! z- o) c, m+ o% N. F% e8 T, L% A0 T; ?1 X
回應阿森納大% f/ S+ [2 \$ d3 u* P( g
就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出$ Y# Y& {. W6 y
只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
# f% z; F) S/ B; K以下圖為例，是一個PMOS input的two stage OP
/ G& O4 f2 R3 Q! o[attach]9808[/attach]
, X' l: g1 k" F8 K" C3 o) A+ ~7 F4 \/ a當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
2 c# E& P& K- d  J# b- N  |左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值/ w  G: j5 X& v$ ~1 y. L$ o7 g
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大' n- O% h" z% A) ?
最後逐漸將他充到接近VDD而完成一次buffer的操作
, n: m, h0 s4 @- p7 R! d9 z
1 D5 f/ d; [3 ]' k4 r而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
. F9 b/ A% o% f$ \我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的
" @. |% E* V5 n) g  j- e, ~+ N2 K7 L6 T+ p$ Y0 x  H+ A' S6 }8 Q
回應e2000大$ B8 k0 D2 A9 F0 e
channel length是為了在低壓下實現出高增益的放大器
" a9 L3 i) O4 V) M7 P( X主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算8 J: c7 y* v3 O4 L( z
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計
作者: Bookert0921    時間: 2010-5-26 05:10 PM
回應li202大+ i5 V1 q/ x0 {) Q
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
. @# u& i6 @0 _/ _4 g3 V仍然有辦法把電流源hold住或者把它全部導到地' Q+ D) T4 G  ^2 ?
而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation( Y& `9 p, i! r5 m  i1 ?5 i& w
我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限: _6 U/ K& e, ~( t& P( |# j
而PMOS要注意的是common mode的上限，對NMOS input而言
1 n( x2 r2 _7 y( A' T+ P6 W只要操過那個點之後電路都會維持在saturation region# c3 |% Q9 {1 f
而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation& ^3 U  j3 ^' L/ c$ _
所以應該不會造成其他電晶體跌出saturation外8 \' [, R5 J9 F
而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係7 x  I; ~) E5 ]; b& t# F2 L
若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現
作者: Bookert0921    時間: 2010-5-26 05:11 PM
後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構. Q' J6 W  m9 P- P, C2 d
如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
, X- ^4 i* M. x: e當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)- u( M! q( W$ |- M3 i2 S! X
[attach]9810[/attach]% }9 G. X( I# N! A
但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
3 V- R# z$ y7 @9 s9 B; k所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大* A/ O2 c# v8 R# H# u: `8 U' ?  H
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓
0 l7 B" G1 T7 d2 A
. c: E, {. d$ p* Y6 y2 z! R- J如果覺得小弟哪邊觀念不對，希望大家不吝指正, }+ x  L5 U9 r2 K/ N! b$ e
電路設計就是需要被大家教訓一下，才會刻苦銘心" X6 R! |; m9 i* i# A
以上，謝謝大家
作者: semico_ljj    時間: 2010-5-27 10:08 AM
回復 17# Bookert0921 - C' h1 ~8 E8 I9 O
我觉得可能不是这个原因造成的！
作者: chungming    時間: 2010-5-27 11:50 PM
your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)0 }; m5 z7 i" y' g$ }* h7 ]. s
output command mode range is Vdsat7 to VDD-Vdsat6
; B& V2 g9 n- [  E5 n' C8 c& p7 ]6 p5 I; G3 u% P$ C7 K
if this opamp is connected as unit gain buffer,, U/ C5 a( q" h1 b
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)
: ]/ F$ {! K, s* `: i: [& }$ J
6 T* V, ^: V- Cdon't trust simulation too much !
8 [7 k7 y* R+ X6 d# q8 e! BIf you really want to design a real world opamp.
作者: Bookert0921    時間: 2010-5-28 10:44 AM
謝謝chungming大的回應
4 \4 `5 @7 _) T6 \' X& L7 J可以請問一下，考慮上述in/out common mode的情況下, b; M: W0 b8 c0 s- i
接成UGB為何在模擬上仍可從follow input的方波從0-VDD
作者: chungming    時間: 2010-6-5 11:38 PM
謝謝chungming大的回應
* o8 c: D* k8 k' s  L" V' Y: ^  F可以請問一下，考慮上述in/out common mode的情況下7 Z# B* d) F  z- G' P
接成UGB為何在模擬上仍可從foll ...
0 u& t6 f8 {# Z  C! [, ^" PBookert0921 發表於 2010-5-28 10:44 AM

5 ]% _: `4 N2 P# X3 F( V( c" ]2 H2 D$ F/ r$ E$ h

4 o8 v0 H7 w8 f: L# l+ K" u6 C; U    呵呵~~~2 N  t  ]' ?$ D" S, w3 ^, ^; S6 f
依我看你的輸出波形並不是從"0到VDD"都可以follow阿
5 q; f: C# m: h% Z5 i下限沒到0阿 況且接近下限時訊號已經沒follow了
) Y0 r7 a+ j/ E, [$ q+ K  K3 H(拖著長長的尾巴要很長時間才接近0)
* W' U3 m+ M) ^$ O! _並且接近VDD時 已經震盪了
0 N3 F! c' N9 y, h9 c/ Y' \4 V  O怎麼會是有follow呢?
作者: tain    時間: 2010-6-7 01:45 PM
DC bias上  
5 j! v$ A1 r4 v8 t0 hId(M3) 要略大於 Id(M1)=Iss/2 是比較好的設計 . E& B2 p  i3 Z
所以當Iss全數流至M1上時' I7 y" s6 f7 T6 f/ d( B
M3也不至於完全關掉
作者: Zuman    時間: 2010-6-8 09:27 PM
我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~



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