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標題:
請問關於動態比較器的問題?
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作者:
bancroft
時間:
2010-5-17 01:22 AM
標題:
請問關於動態比較器的問題?
本帖最後由 bancroft 於 2010-5-17 01:41 AM 編輯
) c( J' E# P& @3 E: P
. J' S) j% Q. P' T4 v2 P3 U t$ w
最近，設計一個Latch-type voltage sense amplifier，
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即有clock先把輸出做reset至0或VDD，於另外一個clock狀態下，即作輸入電壓比較的動作。
' Q7 N% n9 }! ^ ^: T, \
在前模擬時，兩輸入電壓差可少到1uV都可比較出來，
5 q) [+ m1 _% F) x" M2 p2 Q
可是在佈局後，就完全比不出來了，也可以說幾乎沒功能。
0 P K4 P& W( R. W* D
我後來測試就其中一組MOS是佈局，其他都利用schematic的狀態模擬，
: j% Z0 _7 }2 L1 T5 m* F1 D8 }
光是這樣其可比較的電壓差也需到0.2-0.3V左右才可比較出來。
# W0 A' \+ f3 s
後來發現相對的MOS其走線要一模一樣才會比較好，可是還是沒辦法像前模擬一樣。
5 H" \: n7 P* v+ X* ~* O+ \ ]
可是如此一來，也不能做同重心的佈局，即會有製程濃度梯度的問題產生。
# W9 `- A5 {& ^, I+ X1 o
所以不曉得一般動態的比較器是否才會有此問題，
9 i7 r7 ^/ l; `+ W; \: Z
因為之前用過對於一般不是動態的比較器，前後模擬也不會對於走線的匹配那麼的敏感。
* o+ P; ~* a2 Z! V5 q
即使利用同重心佈局，不是動態的比較器其結果與前模擬也不會差得太多。
, |1 h8 ] n9 d/ h
" C7 i+ C: L4 H r
所以想請問各位大大，到底是什麼問題，還是對於動態比較器的佈局應該怎麼做才對?
7 A+ y( _$ o) T
另外對於動態比較器可以去測其增益為多少嗎?因為是clock控制，不知道怎麼去測增益，
! }) |. F0 m: q+ J+ X' u
還是要根據比較器最小能判別的電壓差，然後跟據VDD的值，去反推增益嗎?
! d/ U% {8 O! d) ?' Y( B% u6 }
" J" z# V7 M' G) h/ n9 ]+ J4 b
我想在請問一下，於latch-comparator前一定要做pre-amplifier嗎?
! j$ g- S2 o( q
於其面的模擬中我沒有設計pre-amplifier部份，就直接是動態比較器的主體，這樣會有差嗎?
! [( D3 M3 }9 v |0 E: l. \
+ x" T5 d: ~/ w5 J
麻煩各位指導，一直很苦擾，不知道怎麼解決此問題，謝謝!
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