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標題: 想請問VCO的設計問題 [打印本頁]
作者: mikle0915    時間: 2010-5-15 12:33 AM
標題: 想請問VCO的設計問題
想請問這VCO電路的設計技巧及原理
5 ~* f' z4 _! |, F7 f& e[attach]9717[/attach]
8 o# c5 e# J0 k3 k( f[attach]9718[/attach]
# p; z* o2 _- e' C# F目標：以Vdd=2V設計->480megHz
/ H6 C. {0 j( D' e# W
7 ~, ]! b5 [9 n- s9 J. _0 f我在調整的時侯，把雙端振盪器上方裡面二顆pmos視為latch，4 o% X3 m% p  \1 W, U$ K1 d

0 ~# ^8 G7 O! {2 y) M在調size時都設計的比外面二顆來的小，
' j& s: r; ]* w3 b7 h, m: ^3 r/ _2 x5 w$ P) n
但是在過程中，f-v圖線性區一直很短，在0.5v~1v而已，8 X: G7 O* _1 [# b

( N0 n' r/ B) f4 F2 }& w- t; H有時還會在0.7v左右以下不能振盪，
7 l- E; N- V9 ~  E1 V+ K5 e, ]
+ l) f% n- N6 k% j+ v4 H4 ^想在此請問一下，這顆vco有什麼設計的原理和該注意的地方，謝謝！
作者: semico_ljj    時間: 2010-5-17 01:00 PM
过驱动电压可以调小一点！不过 0.5V确实不太好做！0.8V以上比较好调整
作者: arsenal_he    時間: 2010-5-21 08:25 AM
For the current generation, use pmos instead of nmos
作者: chungming    時間: 2010-5-28 12:51 AM
For the current generation, use pmos instead of nmos2 A' G4 q- _/ ~3 Q
arsenal_he 發表於 2010-5-21 08:25 AM
. I; x& W) b* M- _7 s9 s
$ k. U0 W" K. |# G7 F" T
: _- v+ Z# G% _+ i" k' I
    why ?
. {3 O% l' x1 T& mcould you please explain ?
作者: finster    時間: 2010-5-29 07:59 PM
建議你參考一下這篇1996年IEEE Journal paper, "Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques"  U5 g( R. e4 l- l
你所採用的架構在這篇paper上有詳細的介紹,另外,你所提到上面兩顆PMOS並不能視為Latch,原因在你看過1996年的paper後應能理解. y% c+ O) ~# U, h1 p- s
這個架構並不是rail-to-rail的output swing,故而輸出需要再加一組differential-to-singled output circuit,就以你貼的圖來看,它的線性區應在Vtn ~ VDD-Vtp之間,如果只有在0.5V ~ 1V之間,那表示你的diode connector PMOS和self-biased的PMOS需要再作微調, P* @$ m) J1 h1 P) n
另外.建議你採用paper的偏壓電路會比較ok,若以你目前所貼的偏壓電路來看,會比較不好調整



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