Chip123 科技應用創新平台
標題:
PAD layout 問題
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作者:
372412
時間:
2010-4-29 01:00 PM
標題:
PAD layout 問題
1.PAD 周圍是否一定要為上 ring 嗎
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2.Design rule 內有訂 PAD minimum 大小，那實際上要多大可以自己決定嗎
作者:
samgu
時間:
2010-5-14 10:37 AM
1.不一定
/ O; b/ s. P( E$ M/ p) w- j* Z
2.可以，但是你要清楚要多粗的 bonding 線
作者:
u9513349
時間:
2010-6-3 10:47 PM
感謝2F大大的回答
( m( D0 M0 k$ |( c; z7 a0 V9 r
2 ^0 T$ X/ v1 c, Z. ^4 K; k
又學到一個知識囉!!!
作者:
shmiyi
時間:
2010-6-17 05:44 PM
1. 如果指的是CHIP的邊 ,通常都會有 SEAL RING , 不然就要留足夠的CHIP EDGE
9 z% \+ Y. ]6 t7 N: S
2. 通常偷RULE的話製造廠是不保證良率的,但實際上會跟合作的封裝廠的技術有關,所以要看各公司的情況
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(比如:A廠的封裝只能BOND 60UM的PAD,B廠的封裝卻能BOND 50UM的PAD,偏偏所在公司目前只跟A廠合作,那你能畫的PAD SIZE就是60UM,就是不能畫50UM)
作者:
smilodon
時間:
2010-7-10 01:58 PM
1 PAD周围是不需要guard ring的，但是IO上是有Guard ring的，而且对大的chip而言，最后IO会形成一个闭合的ring；
& g* k9 E3 d1 ?: z$ P
2 如果你使用Foundry提供的IO，基本上PAD大小是固定的了，而且为什么要改变PAD的大小呢？基本上PAD的Pitch不能小于75um，再小的话就需要找专门的厂商了。
作者:
haydnzhang
時間:
2010-7-23 10:02 AM
说到底就是以厂商为准。要改变与长商协商。到时有问题就是承担责任。
作者:
zhiyong.gao
時間:
2010-7-29 08:54 AM
偷rule的话，一定要和封装厂谈好，有risk
作者:
niki.wu
時間:
2010-10-5 05:52 PM
PAD都是由Metal組成的,連結PAD Metal的ESD電路PMOS&NMOS都會有圍自己的ring,
# l; i' _2 B: J
每家FAB廠的rule&lay法都不太相同,由Desgin rule去define!
; Y8 S+ z$ H' \# ]/ l/ f$ w
Chip 的最外圍是sealring圍住,PAD Metal 和sealring也會spacing,依各家FAB的rule而異!
* ` P' O2 E4 t8 O+ P9 \# a
PAD WINDOW的大小和PAD Metal大小&spacing, 則和公司後製封裝及測試合作的廠商有關!
作者:
zong
時間:
2010-10-5 07:34 PM
樓上大大的回答 很有幫助
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多討論 多增加知識...
作者:
alex6551
時間:
2010-10-14 03:50 PM
Dummy Pad不需要圍ring，但要符合rule，IO PAD PAD也不需要圍ring，但是連接的電路和ESD部分都要圍，大部分rule也都會有這些相關資訊，PAD的大小基本上可以做大，但有些 rule上也會限制PAD的大小，重點就是rule要先看仔細。
作者:
李寶容@FB
時間:
2016-9-19 05:12 PM
現在正再畫IO
0 ~4 @& r0 x0 d# P0 J* M
大家的回答都超有用的!!
作者:
gigigiaaa
時間:
2021-12-30 10:22 AM
沒想到小小一個pad有這麼多學問
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