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標題: 關於ECC-Decoder的效能測試.... [打印本頁]
作者: rockmen40    時間: 2010-3-19 03:03 PM
標題: 關於ECC-Decoder的效能測試....
想請問板上的高手，要如何利用軟體「有效率地」對ECC-Deocder做效能的Pre-sim呢？3 g' W, ]* t- v3 K0 O: e
1 E3 ?$ e' R0 F5 Q+ y, j
目前我的ECC-Decoder是用Cadence畫出整體電路，由於測試效能必須將「大量的」輸入資料跟解碼結果做比對，因此測試的時間是一個很大的問題。" T0 m0 e2 I" p# G: i- y/ A* ]# s$ ?
: J7 z1 Q1 ?. t; ^) _
手邊目前所擁有的資源是：
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& {# L+ `# s/ t3 C; b' s  \1.使用Cadence畫好電路的ECC-Decoder。
6 t# a7 d- ]* O2.模擬通道雜訊，並且可以產生好幾筆輸入的C語言程式。
  a7 E. `6 `; F0 _2 z% D9 I  t3.已知如何使用MATLAB畫出ECC-Decoder效能圖(只要有輸入and輸出資料即可)。6 X3 X/ d5 l1 C

& y8 i- R1 ^! x& o( \7 g" n$ g希望有請板上的高手為小弟解答，謝謝！$ P! P3 l8 \/ v; p
- G" T) [6 _3 x

. T8 f+ D5 G0 |: SP.S.順帶一提，一次測試至少要輸入好幾百萬筆的資料。



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