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標題: layout LVS錯誤的問題? [打印本頁]
作者: kimi760712    時間: 2010-1-20 06:19 PM
標題: layout LVS錯誤的問題?
請問一下我LAYOUT玩了跑LVS接線上應該是沒甚麼問題但是我的MOS都會出現"bad component subtype"的錯誤?
& J/ S) r0 P# `麻煩大家幫忙我除錯?
作者: motofatfat    時間: 2010-1-20 07:08 PM
有可能是 type 名稱無法對準
0 C6 z5 T& I  c! g5 S5 z- p. j4 e例如 MP---> PM  ; PD -- > PMOS3V- u: y) O2 R' |. \! Z
把REPORT PO 上來/ y" h6 ^, `+ |0 M( y) A3 P  O
比較容易看出問題在哪
作者: levis7119    時間: 2010-1-20 10:46 PM
"bad component subtype"如果我沒記錯的話,應該是說你的MOS形態錯誤
9 s' X$ z. t6 b; J& N; Q. m
# M* y: f; \# p; w/ G你看看你的PMOS有沒圍上N-WELL,也是要看你用的製程有沒特殊的層
3 r7 z7 ~% v2 U/ y9 Z4 u/ C
) ?8 U8 l! Q$ {1 y2 F0 b- Z. M2 o: l可能就是那伊曾你沒畫上所以你的MOS都認不到
作者: wiwi111    時間: 2010-1-21 03:20 PM
多是出現在spi 和你command file 內MOS 的型式不同而造成,( {# _# |4 u( i+ o6 L" ]
檢查這兩個地方,改成相同即可
作者: oric    時間: 2010-1-21 08:16 PM
應該是如同wiwi111所說的  你可能layout 上是畫 low Vth的NMOS 但是 netlist檔的NMOS命名是 nch
3 ~1 k0 ]. a9 M& }  M) z再check一下吧~
作者: agou    時間: 2010-1-22 05:55 AM
可能是比對的 netlist file 沒有將 nch 改為 n( M- }* e* Y. W/ O* K) E
                                          pch 改為 p
3 Y/ o3 ]: y9 k. Q8 j3 knch 、 pch 是跑hspice simulation用的,# l3 X3 f& a" Y7 `- P0 B* F4 d' Q
用於Calibre LVS 的netlist則要用 n 、p, a( U& L/ _# T! F( A6 c0 Z. `
試試看！
作者: fuwangwang98    時間: 2010-1-24 06:15 PM
对，，就是电路网表和版图生成网表 的模型不一样
作者: glenray    時間: 2010-1-24 11:00 PM
試試看agou所說的方法應該可以解決
作者: bruce8850    時間: 2010-1-25 10:56 PM
首先 先看一下你是用哪種製程
* C6 Y$ P/ O( H' ~在看看哪裡需要改
1 `5 i' K1 s# m7 V5 {* _一般來說.35的話: h  o4 ]! y% z3 r
PM要改成P
2 w1 A! N( O5 l& P' W. T" F, ENM要改成N
作者: hiyato    時間: 2010-1-26 10:57 AM
打開lvs的command file直接看MOS的定義，然後再做修改。
作者: agou    時間: 2010-1-27 12:59 AM
不同家的定義的確是不一樣,
0 V# G0 o* R0 Q8 Lcic 的和 tsmc 不同,, k+ p. g1 q2 R" C  i) Y
看清楚吧~



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