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標題: 除頻電路一問~ [打印本頁]
作者: gogojesse    時間: 2009-11-28 01:51 AM
標題: 除頻電路一問~
最近嘗試使用CPLD去解決一些Chip訊號不良的問題
+ C9 f4 l8 m; F想請教各位先進' ^, u  t! Z* L$ e/ E1 u) k7 l" [
如果想接受一個訊號良好的外部震盪器訊號當作input clock，例如1GHz
- i3 A" Q# C7 I. ~4 u. b9 p有可能做到一位小數的除頻嗎?
7 K% M' n5 I  X目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出
! Z$ c9 w: G8 j. W" g. e: R. q2 K  h8 e$ E& l2 @/ ]8 Q
請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?
: E  M$ J+ @- b' @( B, e4 ~
' [- c! d/ _9 w% ~0 Z& L以上，先謝謝大家~
作者: tommywgt    時間: 2009-11-28 08:14 PM
分數的除頻器目前多以類似展頻(跳頻)的做法, 相關文獻可以在不少的論文找到.& z4 C; a3 Y' _9 q- |5 q7 e6 {
在jitter的表現上, 如果以1G的clock直接實現的話, 所造成的peak-peak jitter最差狀況為1ns + p-p jitter from clock source
& l. ?  U2 ~$ R4 p' d, w% IRMS jitter 理論上可以控制的非常小% D9 ^, {" X3 S, [1 x: M
1 {0 Y8 y! `- z, j' X6 N
你的要求目前在CPLD上是做不到的, 在我實做的經驗上有的FPGA是可以達成
作者: gogojesse    時間: 2009-12-1 12:51 AM
本帖最後由 gogojesse 於 2009-12-1 12:52 AM 編輯
# f$ N/ T% |) ?( M/ V* T4 b. Z4 Q+ y
回復 2# tommywgt ) o6 y& L9 c, G
. m- b* `7 H0 q) M7 N- a1 M
謝謝Tommy大的回覆! j- v/ K8 q6 t5 R
找了一下論文
- o9 h# c1 d& q& F3 b8 V看起來p-p jitter 大部分可以控制在50ps以內
  V& m' p3 }" gRMS Jitter似乎更小7 D* _4 V( P! N$ q
假如input clock拉到2G用跳頻的話4 X, U, Q$ Y+ o* g; Z+ [
表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)
7 J) V. d  O  a- Y# v% c, }) c
; X# i4 `' |2 Z- f. L7 a' u) Y6 r我需要的output clock最快大概到150Mhz
1 W( G. X6 I$ W4 k! ^4 |" N- p4 ^所以一個tick大概6~7ns0 h& A  o: v# n
一個pulse大概是3~4 ns+ p( z3 ?3 ~* r# C
若是p-p jitter到0.5~1 ns可能會影響很大, m" ]' X& |! \
降到0.1ns(100ps)的話大概就有可能夠用...& \- g- A+ X; c8 E1 U$ J  l+ \! [
, M8 _( v3 H, |) ^  G& k
另外，不是很懂大大提到
! W% f! b) P7 K. Y& M. d. mFPGA可以達到但是CPLD為何做不到的原因9 m3 T+ R: ~/ m8 ^& o$ a
理論上我用跳頻的話
: `: D* A1 q" S; [- U2 J) }  Q假如CPLD速度上也可以接受2G0 g5 S4 U5 E4 Q+ [1 E
是不是可以直接用算clock tick的方式去展頻出output clock?
作者: tommywgt    時間: 2009-12-2 10:31 AM
目前並沒有可以接受2G的CPLD/FPGA (CPLD要接>200MHz就已經是很不容易了)- R( H5 _* M8 y! G
如果只要一個輸出最高為150M的clock source的話,
7 T' ?3 o3 |7 o9 C) o4 a你可以使用FPGA內部的PLL, 因為FPGA內部的PLL很難config, 所以需要點小技巧
2 v6 P7 K# s7 k8 V+ c! n# ?" ?另外, 使用現成的PLL IC也是個好主意.
+ H2 T# |) J8 z2 \0 @
4 X  _9 M8 Y/ N+ l( ^  h* x% }如果你希望在板上的jitter控制在100ps以內的話, 你的電路, PCB佈局都要做的非常好才行3 X- n' i4 I" e0 a+ @: N
不然的話, 就算是IC本身宣稱可以達到0ps也是徒然
作者: gogojesse    時間: 2009-12-8 12:52 AM
嗯嗯~了解
! o" ?9 _; z" x7 T5 w謝謝 tommywgt 的解說  G! \; q9 C+ a( S
看來我的想法還是離實際有一段距離
* |' [4 Z3 k7 [  l" ]果然隔行如隔山  繼續加油~ ^^
( @1 }5 i) s6 t% v7 L
6 g# Y9 R& a  N; d( k  bp.s. 這幾天突然都連不上chip123$ S$ g: `) L0 i7 e" ~( V+ `0 u8 p
真是奇怪( _' K! y4 {2 [1 u
還以為關了 @@a



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