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標題:
除頻電路一問~
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作者:
gogojesse
時間:
2009-11-28 01:51 AM
標題:
除頻電路一問~
最近嘗試使用CPLD去解決一些Chip訊號不良的問題
7 l' I7 c( Y0 P( h3 T3 w/ X
想請教各位先進
# ?3 u, f& a* J
如果想接受一個訊號良好的外部震盪器訊號當作input clock，例如1GHz
6 ?! t* |' l2 O0 f1 \, z
有可能做到一位小數的除頻嗎?
8 r' U8 {3 V! m) I/ Z
目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出
* F& F& L: W1 l8 b' l
/ {/ E O% m. t- c* p; \
請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?
* T @6 q3 J( Z" w
3 D$ ?! E3 T+ b6 ^$ t9 S) j
以上，先謝謝大家~
作者:
tommywgt
時間:
2009-11-28 08:14 PM
分數的除頻器目前多以類似展頻(跳頻)的做法, 相關文獻可以在不少的論文找到.
! V; K* P& K; r/ W! c' N+ b: L
在jitter的表現上, 如果以1G的clock直接實現的話, 所造成的peak-peak jitter最差狀況為1ns + p-p jitter from clock source
; m0 E" o" q+ _8 f
RMS jitter 理論上可以控制的非常小
1 p7 v9 w* [6 x
' D( F2 Y6 |* J* \9 d9 O
你的要求目前在CPLD上是做不到的, 在我實做的經驗上有的FPGA是可以達成
作者:
gogojesse
時間:
2009-12-1 12:51 AM
本帖最後由 gogojesse 於 2009-12-1 12:52 AM 編輯
5 p% {1 D, C, K& Q4 a
" p5 F+ f! v# M: _# X g
回復
2#
tommywgt
( H4 a1 X+ s- C4 k2 _
4 b2 C1 P% h2 q& W& z0 o# I. O
謝謝Tommy大的回覆
. z, b$ u6 c3 u; P/ y. }; H
找了一下論文
$ f4 |* Z& M& [, d j/ o
看起來p-p jitter 大部分可以控制在50ps以內
" V. W+ ]' X4 a; l( q; r9 k
RMS Jitter似乎更小
+ w+ c0 `- h e# S
假如input clock拉到2G用跳頻的話
5 T8 ]6 A/ {9 b# j6 s% T
表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)
) _& i9 }0 w& m4 G: @" F) A; |: V
7 U7 u. k7 F% P* Z
我需要的output clock最快大概到150Mhz
i! E& r3 @# r/ v6 x
所以一個tick大概6~7ns
! C+ U2 J5 @ O3 x
一個pulse大概是3~4 ns
! j/ K) }& Z1 y! S* u0 D
若是p-p jitter到0.5~1 ns可能會影響很大
* a7 e! h G/ r7 b
降到0.1ns(100ps)的話大概就有可能夠用...
7 ? u- ?3 x4 ? {& Q7 D0 U
# h: t- j7 K/ W- o5 U: S
另外，不是很懂大大提到
% A" A! A) b! V7 n3 b
FPGA可以達到但是CPLD為何做不到的原因
8 ?1 V1 S" C. s1 Q' u! {% O6 t8 E2 I
理論上我用跳頻的話
% O( N. y0 h! u$ n$ {/ y( D
假如CPLD速度上也可以接受2G
4 l$ ?% S B# w. s. b/ J* w* y
是不是可以直接用算clock tick的方式去展頻出output clock?
作者:
tommywgt
時間:
2009-12-2 10:31 AM
目前並沒有可以接受2G的CPLD/FPGA (CPLD要接>200MHz就已經是很不容易了)
, Y- ^1 _! H+ L
如果只要一個輸出最高為150M的clock source的話,
r( n% }5 m! v! m T
你可以使用FPGA內部的PLL, 因為FPGA內部的PLL很難config, 所以需要點小技巧
. u! ^) }; d/ H0 ]7 G8 b4 ~* R+ w! [
另外, 使用現成的PLL IC也是個好主意.
8 f8 X0 y! K6 B7 ]3 t
$ h! ]& g6 T2 a* Z
如果你希望在板上的jitter控制在100ps以內的話, 你的電路, PCB佈局都要做的非常好才行
: b; E" a5 m7 A$ |/ `
不然的話, 就算是IC本身宣稱可以達到0ps也是徒然
作者:
gogojesse
時間:
2009-12-8 12:52 AM
嗯嗯~了解
5 L5 O/ M, D0 y2 I) ~& b1 O
謝謝 tommywgt 的解說
0 ^( w2 ]4 ~! O
看來我的想法還是離實際有一段距離
5 f/ w* G6 x1 \& D4 ?. @" N# c; ~7 i
果然隔行如隔山 繼續加油~ ^^
- i/ E! q- b: ]: o; g1 d7 S. K
& F$ M* O' W4 v! |, M) P; d
p.s. 這幾天突然都連不上chip123
+ x. N- M; w. e x. c
真是奇怪
( z( Y q/ z+ T/ q; k
還以為關了 @@a
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