Chip123 科技應用創新平台
標題:
dc中如何处理多时钟的？
[打印本頁]
作者:
chibijia
時間:
2009-11-11 09:35 AM
標題:
dc中如何处理多时钟的？
现在我进行dc的学习，设计的一个顶层模块里面需要考虑多时钟，电路连接关系具体如下：
2 }/ \: T }$ |, k. h. P
submodule1 :子模块
+ p% u; ?6 e& G4 R
module A(clk,rst_n,data_in,data_bina);
, z8 i4 Z7 q' h) r+ b- Z
module B(clk,rst_n,seg_out)；
3 e2 H+ B5 u+ k _/ @- t+ `* Z
module C(data_bina ,clk,rst_n,data_bcd);
3 U9 P2 J6 i; |) ~% ^; B! v- p
module D(clk,rst_n,clk_10Hz,clk_100Hz);
7 b% H5 G" X: x! P7 p
topmodule topmodule(clk,rst_n,data_in,seg_out);其中clk,rst_n,data_in为输入，seg_out为输出。而其他的为中间信号
# ]0 J6 P- v5 f* r9 I
topmodule 的例化如下：顶层模块
8 g) }* |( e, p. A; q1 X& N
A a(.clk(clk_10Hz),.rst_n(rst_n),.data_in(data_in),.data_bina(data_bina));
" r2 j% q8 z' H ~
B b(.clk(clk_100Hz),.rst_n(rst_n),.seg_out(seg_out));
- |( P% s# \& S* \2 X7 {
C c(.clk(clk_10Hz),.rst_n(rst_n),.data_bina(dat_bina),.data_bcd (data_bcd));
; w7 J4 ^# q6 ]- n" b* ~* n
D d(.clk(clk),.rst_n(rst_n),.clk_10H(clk_10Hz),.clk_100Hz(clk_100Hz));
" k( V# T* W+ d: X+ u
请问向这种一个模块中需要处理多个时钟情况，怎样用dc综合？
" A6 l' S7 |3 k, y
我用gui设置端口，不成功，尝试着用脚本来产生内部时钟clk_10Hz和clk-100Hz也提示说有几个unsolved 的reference，有没有谁处理过这种情况的问题？望解答一下！
作者:
aaaach
時間:
2009-11-12 04:34 PM
如果你使用Top down synthesis,應該在top module 可以看到你如何產生其他的clock
& S6 ~0 p9 l& I% r3 D; V7 W4 O
若每個clock相互獨立,可以個別create clock,且彼此設為false path
" R0 E5 T) X {: ^1 L
若有倍率關係可使用multi 幾倍的方法
, c) R3 `4 U+ T# m4 q
不知道這樣對你有沒有幫助
歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/)
Powered by Discuz! X3.2