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標題:
如何用verilog將變數前後補上幾個位元
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作者:
jianping
時間:
2009-11-5 04:31 PM
標題:
如何用verilog將變數前後補上幾個位元
Dear 大大:
0 q$ @2 l* l8 L/ ?* W0 U# J
可否請教一下 ,下面為一段VHDL語法寫成的CODE,
! I7 R% Z9 B$ W1 r$ I1 ^) M
DATA<=INPUT;
' ]- q' C. L) P
ABT<="00"& DATA &"0000";
E( R2 w" m$ O2 D$ p
上面第二行用意應該為將DATA變數前後補上2和4個位元.
. \8 s- [$ d l$ ~9 Z% r3 A+ S2 a
可否請問,如果上述VHDL我想要用Verilog語法來寫,應該要如何寫才會將變數前後補上2和4個位元.
( F$ H2 Z5 N3 {& z
+ G' s$ I# P# v4 _
感謝
作者:
ikki
時間:
2009-12-18 09:02 AM
Verilog 合併訊號
1 F' I' f4 n/ E" c
ABT<={2'b00, DATA, 4'b0000};
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