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標題: PLL LOOP FILTER設計問題 [打印本頁]
作者: jeffyoung    時間: 2009-10-28 11:34 PM
標題: PLL LOOP FILTER設計問題
小弟  最近在設計PLL二階濾波器 的2個電容值 發現許多DATA SHEET都是兩個差10倍
3 _7 X! Z% J. C. `# K
7 t8 X: g; X3 }這會使得 額外加的那個極點 較靠近零點.頻寬  小弟覺得這樣PLL不是比較不穩嗎
5 e/ `- q3 i& X9 u- d* C- ]) g+ y' o
不知道有沒有前輩知道  為什麼要取10倍  是否有什麼好處6 b" j9 u( x; p5 z7 k. y! I6 o2 {5 _9 [

9 Q+ ]/ I- q$ k) B$ w! i請大家指導!!  謝謝!!!!
作者: finster    時間: 2009-10-29 07:49 PM
附圖是Razavi所寫的"Design of analog cmos integrated circuits"一書中所擷取下來4 }) `9 P. S2 Z& t) `
兩顆電容的比例值約在10~15倍之間
8 F: ?, o* n5 c" l& ~4 |- w5 d至於原因,附圖上都有寫
作者: jeffyoung    時間: 2009-11-1 11:40 PM
謝謝版主!!. W, ^# t1 Q5 V

. c8 v/ f7 s. U; h& t+ E% c5 f; Z我想問說  那10~15倍所設計的pll有差別嗎  (有什麼優缺點?)
作者: eli0717    時間: 2009-11-2 10:31 AM
我應該要怎麼去設計Cp的值，因為如果是10-15倍的化，自己try好像都跑不出來
作者: donlion    時間: 2009-11-19 04:15 PM
这个值表现了zero和pole的位置，比值越大，pole与zero的频率比越大，稳定度越好。不过要小心，pole太靠近ref frequency。: \& b  c( l  Z- A0 K
謝謝版主!!
& \: f& Y3 E. n8 F! A5 W; O/ A0 Y5 p: Z7 k8 I" G
我想問說  那10~15倍所設計的pll有差別嗎  (有什麼優缺點?)( g/ l; W( B7 v" w+ u9 m& U  `
jeffyoung 發表於 2009-11-1 11:40 PM
作者: deltachen    時間: 2009-11-24 02:57 PM
有關PLL電路還在學習當中，多看看一些大家的想法~~~~謝謝大大分享~~~~
作者: w791212w    時間: 2014-10-27 10:38 PM
最近找工作看到業界很缺PLL來稍微了解一下架構,感謝分享!!
作者: 930709    時間: 2014-10-28 01:36 PM
謝謝版主!!謝謝版主!!謝謝版主!!謝謝版主!!



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