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標題: 關於加guard ring 以及在lvs的erc error [打印本頁]
作者: gyamwoo    時間: 2009-10-23 01:06 PM
標題: 關於加guard ring 以及在lvs的erc error
各位好。
  h3 g; n- l$ h6 J$ t% o我在CMOS_Transistor_Layout_KungFu這本教layout的小冊子中，在guard ring(GR)的部份讀到
9 `! }1 z1 D( o6 w2 @0 q/ cNMOS要加 N型GR接VDD，可以吸附N型少數載子
  q* r8 d7 S/ w# ?7 ~PMOS要加 P型GR接VSS，可以吸附P型少數載子
5 L5 ?0 Z' b7 e6 e% y8 ~
. P1 Q) t" ]% r/ \% o( `( @不知道經驗豐富的你們是不是都這樣做？1 D& K& `3 T; J9 h& H% c( r8 Z
一個BLOCK裡除了所需的POWER之外還有兩種型態的GR？
" m) Q/ C5 J4 O% {: V, l. M我覺得這樣有點麻煩。因為我想若是不管N或P，只要在外圍圍一圈N或P型GR，異性相吸，同性相斥。相7 Q( X; w7 W$ C4 Z# m: m
斥的載子會因為空乏區的關係要走比較遠的路徑跑到別的BLOCK，這樣的影響應該相對比較小吧？' ~' Q8 n+ P. F4 O

1 _& K7 G) c* z  a% p: H$ T另外，我是用TSMC 0.18UM的製程。在做lvs的時候也會有做ERC的檢查。我因為多加了這些浮空的GR
0 L9 J7 d2 V4 O6 _+ Y2 m. S+ G造成我ERC有錯，是不是可以不用解掉呢？還是有方法解掉的呢？
* t- Z& }7 h  \4 J附一下我的圖： 上中下的GR都是ERC有錯的部份，我問了CIC都沒回應我…難道這是非常小兒科的問題嗎？
' ^% o7 e- U' A  m) L: Z( s! S" O$ ^1 k0 A0 j# p, c+ ^3 a/ y( A7 ?
  C: R- S& L; p% [# O" J( F
[ 本帖最後由 gyamwoo 於 2009-10-23 01:10 PM 編輯 ]
作者: gyamwoo    時間: 2009-10-23 01:09 PM
小冊子好像沒丟上來@_@
3 r; U1 S" x* }# w5 V小冊子好像沒丟上來@_@
/ W8 ]) E. X3 e- S小冊子好像沒丟上來@_@3 h$ F( a, A) u8 F/ |( V& c8 r
小冊子好像沒丟上來@_@
" ?7 ?  |6 w7 N! c說實在的還不太會用chip123上的功能
作者: clarkhuang    時間: 2009-10-23 01:15 PM
如果確定都有連接上了  此錯誤可以忽略掉
作者: motofatfat    時間: 2009-10-23 02:01 PM
我因為多加了這些浮空的GR'
0 z' g; d+ g3 U6 _7 y; G0 w! ~! M 造成我ERC有錯，+ y. V, K' a5 z" f8 w- m6 x6 F+ ]+ j
是不是可以不用解掉呢？3 F+ _/ d8 d# G* X' Y9 \
還是有方法解掉的呢？. t# ]. H9 D+ v' ~' F
: l$ U# R2 ^/ e
儘可能不要浮接
) e/ o" Z$ V% y1 _5 \2 `( A) j+ l  }  ^2 I$ l  ~2 B. z/ W
如果確定都有連接上了 6 }, ]: y2 ?  U# u' ^* _
此錯誤可以忽略掉0 i9 ^7 u( Z$ q. z3 D
因為1 B( D* Y' T6 D6 h4 r
有時候是 POWER NAME 沒在rule file 上
4 Z; C; |# ]( f+ n) e0 Wex:rule file 只認 vdd and gnd 是 POWER 和 GROUND
7 ]2 E1 j5 V. V$ D那你用 dvdd dvss 就會出現
( o; {2 j% r2 D6 i" Kfloating nxwell 和 floating psub
6 [! y1 m. q. ~) P( y2 c/ R9 N8 M3 U/ W. k
有時候是PSUB2  造成 一些  獨立 ㄉ PSUB
, D1 T& ]- f" H: L* o8 q0 Q' p* Q
9 j0 j) P' k: a我問了CIC都沒回應我…難道這是非常小兒科的問題嗎？
' x+ I# Z# M+ b7 ^: H------
. C. I0 |3 H, J7 b; g' k) k被你猜中了 通常只有菜ㄉ人 才會問這種問題; u& f( @9 q3 F. g
就是常有一些菜ㄉ問題 讓 教授們 不想去回答
6 c, l. B& g# G; ^: J所以我有空 會在這裡 哈拉 哈拉
作者: skeepy    時間: 2009-10-24 01:28 AM
你的圖浮接的PGR OR NGR有確實的用METAL接到VDD或VSS嗎？
! W0 G$ D/ M  u你的LAYOUT DEVICE不是啥特殊的,這兩個ERC ERROR應該要清掉
) C; \+ j" s4 E才是.
作者: 12345    時間: 2009-10-24 11:17 PM
從圖看你的pring是floating,沒接到groud,erc會抓一定是沒接（但有的是有接蛋沒給ground name,這樣也會抓出來),我是會把ERC都解掉,建議ERC也要都解掉才算OK,不過有些ERC寫的人沒寫好,有些會有假錯,譬如hot well,也會被當成沒接到POWER,而抓出來,或者NMOS做在NWEL當CAP,這也會抓出來,會寫command file也能自己加上一些erc判斷,來讓IC WORK機率提高,commmand file還是人寫的,寫的人不一定會考慮很週到,自己會寫最好,不然就是給專門在寫的人去寫(大公司都有專門寫command file的)
作者: gyamwoo    時間: 2009-10-25 12:56 AM
那兩條GR確定是會拉到chip的pad上，量測時會給vdd跟ground。
; A- f* s! o' [我覺得會認為是floating是不是因為我沒有接到任何一個mos或是device呢！？
作者: gyamwoo    時間: 2009-10-25 01:11 AM
另外再討論GUARDRING(GR)到底要不要跟POWER接在一起，因為這會讓LVS簡單不少7 k2 W4 K8 B9 G2 p
是這樣的啦。以前在123上面看過說GR可以跟power接在一起，但GR的效果就不會比較好。8 U- @3 _/ C( T7 i2 K7 J5 h7 W* f
畢竟GR是要吸雜訊的，另外GR跟BODY或WELL會是逆偏的PN接面，有一空乏電容；如果接GR的電源或地是不夠純淨的話，其雜訊或抖動的電壓會不會耦合進電路降低CHIP的效能呢？ ) u, ?- U" }- w1 `$ B4 R& [8 e5 M
好苦惱喔



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