Chip123 科技應用創新平台
標題:
Stratix II DSP development Kit的問題
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作者:
ablendos
時間:
2009-10-16 04:39 PM
標題:
Stratix II DSP development Kit的問題
大家好:
7 z2 ?- W3 Y7 y% ^& Q
我是剛進入這個領域的新手，已經看過一本書來自學VHDL 語法了
6 N0 ^/ B: D. g2 [) C
可是現在有一個問題想請教各位
7 ]# i' S H) \1 U
我的目的很簡單就是輸入一個sin wave經過ADC到FPGA在經過DAC且輸出sinwave
, x5 {2 e4 i- W0 a5 `
但是我不知如何控制ADC and DAC....請問有範例可以參考
& T- E4 C8 m6 u, x
或是有人可以跟我說怎麼做嗎???
2 r8 `% E6 s+ K! B4 ]
而在VHDLcode中要加入什麼??
5 c" W* V; X; g0 s. I7 r1 Y6 u
謝謝
作者:
tommywgt
時間:
2009-11-2 01:36 PM
entity ...
1 q9 i9 b' G0 H1 _, s* M. {
AdcIn : std_logic_vector(xx downto 0);
' K8 b) x- l( h, b; ?* S
DacOut : std_logic_vector(xx downto 0));
7 t& p$ _7 g. i" n0 O" { h4 I
end ....
* q# E& j6 }3 @, ]" u: h
architecture ...
# ^* S& @4 @9 d/ ]8 n7 S; L
begin
" P" b- R0 P7 u9 z$ m
4 i) Y/ G+ k$ p7 U5 E
DacOut <= AdcIn;
: w/ J. Q9 s; {: }9 H& G
+ M& w% d* Q v
end...
; e% j: l. O! d; {
. \6 q1 \. y7 B
) H" l; y) w6 ^3 x% K x- v
其實只有一行, 雖然我不知道我為什麼要key這麼多字...
作者:
ablendos
時間:
2009-11-3 03:43 PM
tommywgt你好!!!
+ y' p9 u& h- x& G
感謝你的回覆,我是完全的新手所以有些問題可能有點蠢
& `/ F& a, _& S; r& }& ^
在VHDL中不用加入trigger訊號去通知ADC將資料丟進來嗎??
$ C2 s5 e% q }) w8 R" w
如果要,要如何在VHDL中寫??
8 x5 b: D0 {# k
我有找到一個範例,但為何他還要用matlab以及signaltab???
$ H& }, w4 Y, n/ \
有些地方真的不太懂????
; r6 G, R9 C2 I3 Z: Y8 f
2 x2 |2 \. J5 S8 l
5 W& C1 M, z$ L, ]2 W8 ]( B+ N
謝謝!!!
作者:
tommywgt
時間:
2009-11-3 07:45 PM
那個trigger不就是sample clock嗎?
1 i; W+ e# u8 Z) Q% d) T4 I
給個clock就好啦, 不一定要從FPGA給的
作者:
ablendos
時間:
2009-11-11 02:53 PM
Dear tommywgt:
2 g- O- m" n( u: x) \3 O+ @
請問一下我的clk要怎麼給??
% \& ]2 S& I T# h( Z
在USER manual 中有提到ADC與DAC各有一個CLK名稱,adc_PLLCLK1 and dac_PLL1
1 e- ] L% L& C
是要給兩個嗎???
8 g, h; ]8 y( W, E# K5 v( h
謝謝
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