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標題: 运放建立时间仿真问题 [打印本頁]

作者: fu20094376 時間: 2009-10-10 10:16 PM
標題: 运放建立时间仿真问题
验证书本上的一个运放的建立时间时遇到一个问题，我采取的方法为比较经典的方法，将运放的输出端子与运放的负输入端子相连，在正输入端子加上共模电平与小幅度的阶跃信号，在输出端口测量输出信号就可以获得建立时间！
但是，Hspice的仿真结果不是十分的明白，一直与书本上的不一样，请高人指点！

附件为我的仿真网表文件以及输出的波形文件！

作者: d6821_021362 時間: 2009-10-11 05:34 PM
兄弟，你这个文件是乱码啊！看不成，我想Hspice文件里你应该是做的斩态分析吧，另外就是你的负载一定要与输出最好匹配才好

作者: semico_ljj 時間: 2009-10-12 08:11 AM
“小幅度的阶跃信号”，不能太小。
截图看不见

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