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標題: DMOS的高壓阱耐壓可比VDS耐壓高出多少？ [打印本頁]

作者: lynker 時間: 2009-10-10 02:36 PM
標題: DMOS的高壓阱耐壓可比VDS耐壓高出多少？
向大家請教一個問題！
我們使用的25V-BCD工藝中，DMOS的Vds的擊穿電壓典型值為30V。我們想用DMOS輸出35-40V的電壓，此時Vds大約10V。但工藝文檔�沒有提到高壓阱和襯底之間的耐壓資料，理論上說這個資料應該比Vds要高，但不知道要高出來多少。
如果這樣使用的話高壓阱和襯底是否容易擊穿？
不知道大大們有無類似的用法，或有類似的設計經驗，希望不吝賜教！

作者: semico_ljj 時間: 2009-10-12 08:18 AM
不太保险？？

作者: semico_ljj 時間: 2009-10-14 11:11 AM
一般高个5V可以冒险试一下，但是这里高了10~15V，不推荐！

作者: zhuleiyacht 時間: 2010-3-30 04:17 PM
就算可以用可靠性也会变很差

作者: engineer 時間: 2016-5-11 05:57 AM
還要注意電壓SPICKES─可能遠遠超出耐壓範圍！

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