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標題:
PLL的CP問題
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作者:
faith2001
時間:
2009-10-6 08:09 PM
標題:
PLL的CP問題
想請教一下 關於charge pump的size設計
5 q6 P4 I! a. k1 A$ t
' ?3 o2 _2 y" X. G. E
此圖由台大的paper看到
* B1 ?. W0 d5 B' g% R* Z
8 H2 `; M( s) q
問題1
: s4 t! c6 t8 u( r) Z& Y
用pmos和 nmos來做up和dn的電晶體
8 ? A/ X9 g* f7 b8 J# K/ A+ a' p
以及在靠近輸出點多加的電晶體 為使輸出阻抗較高所以才加的 然後提高輸出阻抗嗎 ?
: }$ O: A, @' N$ o' C9 W
: F4 Z1 f3 B- }! u7 S$ r
問題2
* z9 U: h! Q( M; {6 X
Mfbp下面的電晶體 以及Mfbn上面那顆的size 根據某些論文指出 ratio相差有4倍之多
2 ^8 \" T6 O, Y9 X; y, d, g; m- Q
Mfbp下面那顆ratio是3.1左右 Mfbn上面那顆ratio是0.9, 這樣的設計不知原因為何@@
$ q7 x; K, Y( W- X+ F3 d! v4 G: l
而且以電流鏡架構來說 Mfbp的電流 應是下面那顆的一半 ?? 看到這樣的size 讓我好奇起來
8 h6 P2 Q8 B, R4 u0 E. X+ T
* `7 p# {" C) ~& M5 @
麻煩大家幫忙了, 感激不盡~
1 D2 o1 {, P# l8 d
1 |( a6 o: V3 J, L2 P
[
本帖最後由 faith2001 於 2009-10-6 08:12 PM 編輯
]
作者:
hoodlum
時間:
2009-10-7 12:42 PM
第一個問題,在輸出端的串聯電晶體,是可以增加輸出阻抗
- c: U2 j1 c# t5 s X
而我覺得更重要的應該是可以使up down的switch不直接
- Y. h/ w% Y, x# R& U0 p# r
與輸出端相接,可避免switch的一些切換時的side effect
/ r4 N! G' y) l
比方說clock feedthrough,charge injection對輸出端
# v( A# X, t) J) z/ q9 a
造成的影響,而產生jitter
- o, @) P5 s; G% e& o
+ P/ k: p3 I5 q$ B
第二個問題,我覺得這應跟N P MOS的mobility有關,為使up
+ G% N* p& ]( S1 |1 C
和down的電流match所以要有這種ratio比兩倍應是一般的條件
1 _1 X* c6 w z, |6 J9 J1 a6 d( {
但真正的比例應依照使用製程的兩種元件的mobility來設定
) M7 q* n% n' }/ k) s5 Z: f
& s: X M: N) ^! p3 t
以上是小弟的看法,如有不足或錯的地方,希望高手能給予補充
作者:
semico_ljj
時間:
2009-10-10 10:01 AM
第一个问题，还有一个作用是电流镜更匹配！
作者:
rice019
時間:
2009-10-10 10:15 AM
第一個問題是因為current mirro所以必須用這兩顆mos
8 n' r ^ j, n/ q! s3 l2 o
不過你說的也不是完全不正確
9 T! g6 L( n$ o [; m
因為sat區域的ro比較大 呈現出來的特性的確較抗noise
, ^% z' }+ h: R- [8 b
switch放在current mirro上下方為了為抗switching時所產生noise
5 Y$ Z, a" Q7 _5 u+ \
為了對稱隔壁那條也擺了switch
* Q# F+ _# r X8 J" x! w
/ X Y0 @8 ?* a
第二個問題必須要看前面current mirro流出來的電流
# Q1 `- ` X- I& f) i+ [( b$ ]
因為電流並不是由這兩顆mos所決定
0 g1 q) a$ ]/ t+ b: X k
size比例不相同很可能的原因是為了ro的匹配
+ f; L# `. N% g% t9 ]9 A) n2 u
讓vo輸出端最後往上看的ro跟往下看的ro相同
作者:
faith2001
時間:
2009-11-10 07:01 PM
回復
4#
rice019
作者:
faith2001
時間:
2009-11-10 07:03 PM
非常感謝各位的回答
4 @# b0 O8 k& E3 z
那我大概懂了 ^^
! w3 I: B# u( z$ o. r: l" [
難怪我看一些電路 大多都會那樣做
作者:
faith2001
時間:
2009-11-10 07:16 PM
看過一些charge pump的電路之後
E: Q6 U' |) o; y- r+ q' U: Z
發現現在大多的作法就是使用電流鏡的架構
1 k/ X6 V# t+ N; Q0 Q+ f
或者是使用電壓透過通道調變去控制電流大小
: k" U5 n* {* P* w: @& d8 o
又或者是拉回授去控制通道 使上下電流更加匹配
; D0 ^4 Q' S$ q
感覺已經做到一種極限啦? 作法都脫離不了這幾樣
7 ]% Y/ g6 B- Q" s- k7 g
再更多看到的 頂多是加顆單增益OPA
) D/ f2 l* A( [/ n+ J& h# l6 |# t
又或者是boots的作法去改善電流匹配問題
, m: T' q/ i* `- ^" s) A' H$ L+ j
是不是沒有什麼在做下去的空間呢???
' e [% V8 d* P4 f: |1 d" f( [
: h' V. T2 X9 }& w, X& E3 `' L7 K
不知道是不是我看的東西還不夠多
2 Q( {. U: x8 m; i. L1 m2 {& Y
總覺得關於這塊 大家都在做改善電流匹配問題
- V+ j# J* d3 U$ Q# Q g* c
或者是像劉深淵教授的方式
/ f) q. x% f" ?$ L2 Z
利用數位校驗方式去更精準控制電流 使其匹配程度更高
! j. H/ C/ E9 y: f8 B
大概是我越看越迷惑了...
7 B) P' f4 M7 C2 g4 e7 i* H* V7 [. }. @
希望對這塊有點興趣的人 我們可以來討論看看 : ) 謝謝。
作者:
雷迪斯
時間:
2009-11-14 08:40 PM
感覺還是很難有點不懂
9 |& V" m5 P: P9 N
看來還要多看看點書
' a0 Z2 T) w* J3 R: M
不過也學到了一些東西
作者:
semico_ljj
時間:
2009-11-17 11:18 AM
采用运放去钳制两者匹配会更好一些
作者:
deltachen
時間:
2009-11-24 02:57 PM
有關PLL電路還在學習當中，多看看一些大家的想法~~~~謝謝大大分享~~~~
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