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標題:
请教几道analog面试题
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作者:
stanleyy
時間:
2009-9-23 10:00 AM
標題:
请教几道analog面试题
都是些纯技术的问题，关于op-amp的。
* v, ?1 p4 u0 `9 |6 ^
7 U, C O' u3 y2 R& h% ~" n# x1 t3 ]
1. 比较三种结构：a. 2-stage op-amp (active load, class-A output stage); b.
, O3 J' c2 u8 s& c7 g8 v! j
telescopic op-amp; 3. folded-cascode op-amp。3者各有什么优缺点。
1 g; s! f/ z& z
$ S' o0 L* x; B+ p1 a
2. 设计普通的2-stage op-amp，是第一级还是第二级的gain比较的大？为什么？
3 H2 e3 ~" U0 D: `# u; x
% h- X3 Q; c$ k% j# `5 T+ V
3. 普通的2-stage op-amp,如果没有任何freq compensation,那么那个是dominant
& w- \; C& F9 m& k5 V4 e: p
pole?哪个是secondary pole。请解释为什么会是这样（就是说，你要是说第一级输出
8 B1 i* z2 D5 M' ~3 K
是dominant，那么好，解释一下为什么它是dominant;反之亦然。）
9 |6 d) W& {! _+ s$ I9 N7 T7 |
: j& b$ R' V3 m! H" w3 m! ^
4. Miller compensation一般是怎么work的？通过Miller compensation,原先的
0 R# q+ C7 l1 B
dominant pole现在怎么样？secondary pole现在怎么样？为什么会出现这样的情况（
( M% ]( E& u! a( m# a
我们都知道Miller是pole splitting,让低频的pole更低，让高频率的更高。你要回答
. ]5 T" r& N, n
的是为什么会这样？不是单单从公式的角度）？
. |8 O$ b( I& G+ B
5 D5 ?5 \- L n' c4 a) Q* I
5. Noise，对于一个input pair来说，是PMOS or NMOS 的noise更好，请解释主要是什
8 I a* F$ Y! V- R+ [
么东西引起的。如果降低noise，gm需要减少还是增加？
j0 G: q/ V! |
' s. ], q2 J& d! S8 N( V
6. offset，对于一个普通的2-stage op-amp，有哪些offset （input diff pair,
7 `$ H4 W9 z& U1 n' K
output of the 1st stage, etc）,在这些offset中，哪些是有major影响的，它们各自
/ T$ b7 \& ]0 B' V6 U8 ?
的影响分别是什么?
# n. Q. p1 r- j# d5 q9 R5 z" a5 b( W
r# j% s* @0 k( o
期待牛人的详细解答。。。
作者:
kuohsi
時間:
2009-9-23 01:06 PM
1.請看Razavi的書 P.314
$ u( g' A% K' o9 V
* F5 f g2 e. }: u4 O0 S H$ L. ^
2.通常是第一級，這樣input-referred noise 較低。
; K; i) p ~7 Z8 O1 h9 j
y+ ^. d( b, Z p/ \$ r8 D& [6 y! D) G
5.PMOS可壓低 flicker noise，但是60nm以下差別越來越小。gm當然是大好，理由同2。
8 t3 R' q3 L2 l% L7 V. L
* n( p1 h) f: w5 `% @
其他忘了，請各位高手解答！
作者:
finster
時間:
2009-9-23 01:31 PM
offset主要區分成二種
6 E) R- C5 H: C/ h+ Z) t
一種是Vt的offset,另外一種則是current mirror or current source offset
! _, {' m; i" O$ }* [
Vt的offset主要的影響來源來自第一級的differential input stage,這個offset主要來自製程廠的因素所造成,這個offset絕大部份的評估是以製程廠所提供的技術來決定這個Vt的offset值為多大,一般而言,面積愈大,Vt的offset會愈小,PMOS的Vt offset比NMOS的Vt offset要來的大,若要消除這個offset,可以從input stage size著手改善,或者可以從layout手法與對稱的方式來改善
! E$ C* Y& t; z) W7 P
第二種current mirror or current source offset大都是講第二級的部份,形成的原因乃是因為current mirror並非理想而造成的offset
+ [$ b: B! ~$ H: l- V' D+ t0 N
這兩種offset以Vt的offset影響較嚴重,也較難解,因為area會直接決定Vt offset,而current mirror or current source offset的等級跟Vt offset比較起來小很多,一般來說都是先考慮Vt的offset,若有其他餘力或者area,再來解current mirror or current source offset
作者:
hoodlum
時間:
2009-9-23 06:31 PM
小弟也來提供點淺見:
1 @% J1 ]6 h. z) Z
2 K, P" d' a/ s" N# p
第三個問題 :
6 h5 X* Q# ]" W/ Q4 W& V$ T
two stage OP在沒頻率補償的情況下,dominant pole應該是落在
) y# X- g3 s. W& @: \+ |9 ~
輸出端,而secondary pole是落在第一及輸出端,因第一級的OP較大
1 M/ I6 k5 T7 e0 {% ^
C應該是current mirror 的active load裡的mirror pole,但此
9 h( w' W1 A! j4 I
點看到的R卻比較小,約為1/gm, 而第一級輸出阻抗可以提供大的R但卻
( @; h8 Z8 n& t6 x# U9 ?* \
僅MOS的寄生電容來提供極點的C,所以第一級都是大R配小C,或小R配大C
. U( \) M" i1 Y z/ T
而輸出點通常看到的loading C會比較大,且第二級也可提供夠大的輸出
. e* O9 _0 ~3 T+ P
阻抗,所以在沒頻率補償的情況下,主極點會落在輸出點,次級點,落在第一
/ g0 ~& D i# R+ A2 v9 b
的輸出點
作者:
water100
時間:
2009-9-23 07:28 PM
請問樓上的前輩
2 z! I$ o; ^: v0 c5 ^
何謂mirror pole呀?! 是current mirror造成的是吧!?
4 S! q5 T! X, J+ _4 N9 s
而這裡我記得會有所謂frequency doublet現象是吧?!
C& M; l1 s, C) E2 l- x
第一級是大R(應該是指Rds並聯吧?!)配小C ,
& c" l0 z4 [! I# i2 M$ ]' E
小R配大C 是怎麼來的呀?!
' l) g1 m! X/ |* p: d
謝謝大家的回答^^
作者:
hoodlum
時間:
2009-9-24 06:40 PM
第一級diode connection 那顆MOS上的寄生C較大
5 i& l0 `: ]/ `. i, r
但此極點看到的R為diode connnection的MOS所貢獻
3 k" J$ S8 }7 L7 `6 P. N
約為1/gm比第一級輸出阻抗小,所以第一級中的pole在
) f% X) U4 m( G( h% O& r: a
無頻率補償的條件下,極點落在較高頻率形成非主極點
作者:
fu20094376
時間:
2009-9-30 01:13 PM
標題:
第三题的一些看法！
两级运放的主极点应该在第一级的输出端，次极点应该在输出端！
. C$ j/ U- z- C5 ?1 J& `. B
一般的两级运放的第一级主要实现增益放大，第二级主要实现输出较大的幅度和一定的增益，对于具有较高的增益的第一级来说，输出的阻抗是十分的大的，并且输出点的电容就是第一级的输入电容以及本级的电容的加和，该电容也是十分的大的，由此导致该输出级的极点时十分的小；对于第二级的输出电阻，由于该级的重要的目标是在一定的增益的基础上，获得极大的输出摆幅，因此输出电阻相对来说较第一级较小，第二级的负载电容也是较大的，由此导致输出的极点也是十分的小的。
/ s- C3 ?( l+ e
一般来说第一级的极点相对来说要比第二级的极点较小！
0 w c1 T( r& ]) Y$ |. e! ?
( w1 x/ s' t9 \
请多多指教！
作者:
semico_ljj
時間:
2009-9-30 01:29 PM
第三题解释清楚R，C的相对大小即可，就能看出你对电路的理解程度了！
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