Chip123 科技應用創新平台
標題:
请教几道analog面试题
[打印本頁]
作者:
stanleyy
時間:
2009-9-23 10:00 AM
標題:
请教几道analog面试题
都是些纯技术的问题，关于op-amp的。
- b1 p8 ]6 Y: l1 E5 P/ l
4 @! |& V/ F8 k" u
1. 比较三种结构：a. 2-stage op-amp (active load, class-A output stage); b.
4 m4 m9 e2 @6 s, P+ D( `+ `9 w& D5 J
telescopic op-amp; 3. folded-cascode op-amp。3者各有什么优缺点。
* }- C( m) c# }
4 |" R6 b/ U( @
2. 设计普通的2-stage op-amp，是第一级还是第二级的gain比较的大？为什么？
3 U( ^0 x7 `* k `$ T; B* O2 x- m- S3 G
6 P" {& l' a( `; f5 ?( ~
3. 普通的2-stage op-amp,如果没有任何freq compensation,那么那个是dominant
! u4 W" m; K+ U) Q3 @8 ]' w
pole?哪个是secondary pole。请解释为什么会是这样（就是说，你要是说第一级输出
; p; m! K; m- Z: {1 H
是dominant，那么好，解释一下为什么它是dominant;反之亦然。）
x$ w6 T( Q9 t6 m
5 O: K D; e9 ?- Y2 E3 K) K& T
4. Miller compensation一般是怎么work的？通过Miller compensation,原先的
+ @+ i0 P# E/ _$ U) F
dominant pole现在怎么样？secondary pole现在怎么样？为什么会出现这样的情况（
: `" l0 f! B) n+ A! V0 B: D! {
我们都知道Miller是pole splitting,让低频的pole更低，让高频率的更高。你要回答
U9 ]0 Y; o! u) u# S
的是为什么会这样？不是单单从公式的角度）？
; k4 t# Y; c; n' c" X$ N
' i! W, t! y9 ~: V8 U
5. Noise，对于一个input pair来说，是PMOS or NMOS 的noise更好，请解释主要是什
" k5 B3 m$ E3 U' m; w$ i3 G
么东西引起的。如果降低noise，gm需要减少还是增加？
9 M: T, W, \7 r& O: z) ~3 D6 {
; V1 C+ Q/ ]" W/ c# m
6. offset，对于一个普通的2-stage op-amp，有哪些offset （input diff pair,
2 Q( A+ l' v) w
output of the 1st stage, etc）,在这些offset中，哪些是有major影响的，它们各自
* E4 m* y3 Q% Z
的影响分别是什么?
/ v1 |) E; U k7 k
' W6 W- R8 `+ U6 _
期待牛人的详细解答。。。
作者:
kuohsi
時間:
2009-9-23 01:06 PM
1.請看Razavi的書 P.314
" K& r4 C- J" z! Q" z- g0 r
+ ^; Y5 J( Q; u- i: O( ^2 |
2.通常是第一級，這樣input-referred noise 較低。
9 S5 e$ X; e2 z" I" |
9 [( b- f- t ?9 J4 m3 V! S
5.PMOS可壓低 flicker noise，但是60nm以下差別越來越小。gm當然是大好，理由同2。
; |7 \% @3 D; k: L; `/ p
5 W+ \+ h _" u# M
其他忘了，請各位高手解答！
作者:
finster
時間:
2009-9-23 01:31 PM
offset主要區分成二種
3 v* c2 T; X$ r& ~* |- j2 H
一種是Vt的offset,另外一種則是current mirror or current source offset
2 |6 F/ _4 }+ F4 b1 V, h
Vt的offset主要的影響來源來自第一級的differential input stage,這個offset主要來自製程廠的因素所造成,這個offset絕大部份的評估是以製程廠所提供的技術來決定這個Vt的offset值為多大,一般而言,面積愈大,Vt的offset會愈小,PMOS的Vt offset比NMOS的Vt offset要來的大,若要消除這個offset,可以從input stage size著手改善,或者可以從layout手法與對稱的方式來改善
! Y+ u* ?% w" Y- r# T1 p
第二種current mirror or current source offset大都是講第二級的部份,形成的原因乃是因為current mirror並非理想而造成的offset
0 A3 o7 @3 p+ A" z
這兩種offset以Vt的offset影響較嚴重,也較難解,因為area會直接決定Vt offset,而current mirror or current source offset的等級跟Vt offset比較起來小很多,一般來說都是先考慮Vt的offset,若有其他餘力或者area,再來解current mirror or current source offset
作者:
hoodlum
時間:
2009-9-23 06:31 PM
小弟也來提供點淺見:
; i% v9 ?. g) n" ?
$ E$ A; h9 G, ~7 c/ @
第三個問題 :
7 t( F6 H3 F3 N/ j3 Y+ @, T$ @4 }
two stage OP在沒頻率補償的情況下,dominant pole應該是落在
4 A5 I! U* @2 D* h7 o: I
輸出端,而secondary pole是落在第一及輸出端,因第一級的OP較大
, V# J \4 o: M2 Y3 a0 c
C應該是current mirror 的active load裡的mirror pole,但此
: K9 e2 e: M a
點看到的R卻比較小,約為1/gm, 而第一級輸出阻抗可以提供大的R但卻
0 `2 @* k; _. M; R- {- K) ?
僅MOS的寄生電容來提供極點的C,所以第一級都是大R配小C,或小R配大C
8 x0 y, k5 J& e. `$ X# K1 E3 x
而輸出點通常看到的loading C會比較大,且第二級也可提供夠大的輸出
9 T) `' t* b" ~! p/ t, P
阻抗,所以在沒頻率補償的情況下,主極點會落在輸出點,次級點,落在第一
8 _0 @' ]% I& M! p. v
的輸出點
作者:
water100
時間:
2009-9-23 07:28 PM
請問樓上的前輩
3 V7 S& J7 E7 a. o e" J4 y3 d3 u
何謂mirror pole呀?! 是current mirror造成的是吧!?
6 S; t, L0 i# j8 ~' w
而這裡我記得會有所謂frequency doublet現象是吧?!
6 t7 j) A* W- e2 R2 z( f
第一級是大R(應該是指Rds並聯吧?!)配小C ,
1 m. {5 [* k' ?. ?/ u3 C3 q: y
小R配大C 是怎麼來的呀?!
0 t. U" X( N" q+ [3 Y; W' V6 S
謝謝大家的回答^^
作者:
hoodlum
時間:
2009-9-24 06:40 PM
第一級diode connection 那顆MOS上的寄生C較大
- i+ m6 @# _- f$ _2 R
但此極點看到的R為diode connnection的MOS所貢獻
+ t) n6 ]1 k$ b
約為1/gm比第一級輸出阻抗小,所以第一級中的pole在
6 y7 p! Y; I, e9 O) T
無頻率補償的條件下,極點落在較高頻率形成非主極點
作者:
fu20094376
時間:
2009-9-30 01:13 PM
標題:
第三题的一些看法！
两级运放的主极点应该在第一级的输出端，次极点应该在输出端！
5 `0 e# ~$ j1 |! y" `
一般的两级运放的第一级主要实现增益放大，第二级主要实现输出较大的幅度和一定的增益，对于具有较高的增益的第一级来说，输出的阻抗是十分的大的，并且输出点的电容就是第一级的输入电容以及本级的电容的加和，该电容也是十分的大的，由此导致该输出级的极点时十分的小；对于第二级的输出电阻，由于该级的重要的目标是在一定的增益的基础上，获得极大的输出摆幅，因此输出电阻相对来说较第一级较小，第二级的负载电容也是较大的，由此导致输出的极点也是十分的小的。
& T- N3 m& a* D% Y9 g
一般来说第一级的极点相对来说要比第二级的极点较小！
' P3 {# x0 I. c' L3 x% ^4 p
2 R1 o3 k; _% t1 ]
请多多指教！
作者:
semico_ljj
時間:
2009-9-30 01:29 PM
第三题解释清楚R，C的相对大小即可，就能看出你对电路的理解程度了！
歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/)
Powered by Discuz! X3.2