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標題: 運算放大器3db頻寬如何增加 [打印本頁]

作者: e2000 時間: 2009-8-11 01:27 PM
標題: 運算放大器3db頻寬如何增加
小弟日前跑了幾個OP，有摺疊疊接也有兩級式的，但是3db頻寬總是很低，約只有幾十K左右，要如何才能達到數百M的3db頻寬呢?
我目前只清楚尺寸調小讓L變小，可是總不能使用最小寬度的L去跑，想請問有經驗的大大能指教一下小弟嗎?

作者: zorro 時間: 2009-8-11 11:39 PM
要取決於閣下所用的制程，Bipolar做input pair 要比CMOS的來得寬。相比之下，單級運放的頻寬會比二級運放的頻寬要寬（二級運放總要做補償吧，通常的MILLER式補償會犧牲3db來取一個合適phase margin），不過要做到數百Meg Hz似乎不容易，按照一個Gain為40dB的OP來算，它的GBW已經是數十GHz了，還要考慮寄生的效應及layout，相信layout後抽取出來的參數也會有很大的影響。

作者: e2000 時間: 2009-8-12 11:59 AM
若是.35或者是.18的製程下，想要將3DB頻寬達到數百MHz主要要考量的點在於極點多寡以及寄生電容裡面嗎?
那麼全差動式的且疊接越少的放大器是否會較好?

作者: caesarxl 時間: 2009-8-12 04:22 PM
期待高人解答。我的看法只是来自课本，如果GBW一定的话，只能是牺牲增益来提高带宽，也就是降低运放的小信号输出电阻。如果想提高GBW，根据公式GBW=gm/(CL*2pi)，若不能降低CL，那么只好提高gm了。但gm的提高幅度有限吧。。。你这个是什么应用呢？增益什么要求？如果闭环应用，负反馈的接法也是可以将频带展宽的。但通常闭环增益都不会很高的。
一家之言，仅供参考。还望高手解答。

作者: semico_ljj 時間: 2009-8-13 06:04 PM
0.18工艺,55dB,GBW 100M很容易实现!
但是65dB,GBW200M以上稍稍变复杂(难)!
你可以把图和参数给我,帮着看看!

作者: semico_ljj 時間: 2009-8-13 06:05 PM
如果是要500M以上两级就比较难做!最好是一级的!

作者: e2000 時間: 2009-8-13 08:26 PM
目前是用TSMC.35製程在跑這顆，架構是單級的摺疊疊接放大器，3DB頻寬只跑到100K，增益55DB，消耗功率7.5mW
3DB要衝到100MHz以上真的是太難了。

作者: liger 時間: 2009-8-14 02:23 PM
其實頻寬要高應該不難,要不很多高頻電路是如何作的,相信有很多高手可以幫你找到解答

作者: mbission 時間: 2009-8-14 03:19 PM
標題: 回復 7# 的帖子
如果是要接成負回授的放大器,open loop 3dB並非重點,是在意closed loop 3dB(即GBW of open loop)
如果是一般open loop放大器,要做到high BW,一定得採用cascade gain stage方式

作者: semico_ljj 時間: 2009-8-14 05:50 PM
是用在哪里的?open loop ?or 成負回授的放大器?

作者: semico_ljj 時間: 2009-8-14 05:52 PM
可能的问题, 您的W/L 设计的有问题!比如 W/L 2/0.5 满足条件就没必要 4/1,也许两者产生的增益相近,但是寄生参数大不一样!

作者: semico_ljj 時間: 2009-8-14 05:53 PM
0.35 的设计100M,65dB 应该不成问题!

作者: e2000 時間: 2009-8-15 07:55 AM
用在哪裡?其實也不能說用在哪裡，只是老闆出的一個規格，之前模擬一個OP也是這架構的不過是.18的
但是那是給循環式ADC用的，3DB頻寬只到幾K而以，太小所以這次出個題目給我，頻寬500M，增益60DB的放大器，但是3DB頻寬要到500M實在有難度，如果是單一增益頻寬倒是還好。

作者: semico_ljj 時間: 2009-8-15 09:56 AM
把折叠点作小,是TSMC工艺吧,有空自己也上手练一把!呵呵!500M太难了,没有信心啊!呵呵!
但是说实话,ADC也没必要这么大的带宽吧!

作者: e2000 時間: 2009-8-15 11:42 AM
目前自己跑的3DB頻寬也才到100K，實在離500M有段大差距，現在在看RAZAVI頻率補償的那章節也許能有所幫助。
現在這個OP並不是要設計給ADC用的，只是單純跑個頻寬大的OP而已

作者: e2000 時間: 2009-8-15 12:54 PM
剛剛看了一下書，書上是說3DB那個主要極點影響在於負載電容，可是負載電容應該沒人在調的吧....，我把CL從5P調到1P之後3DB增加到1M了，可是感覺好像在作弊阿!!

作者: semico_ljj 時間: 2009-8-15 01:35 PM
如果Cload是1P的话,做到100M~200M已经很不错了(个人经验)!电路中有两个极点,1.是负载 2. fold 点的寄生Cap
要提高 GBW,就是提高1/(RC),也就是减少R或者C(注意减小R意味着Gain减小),所以需要trade-off

作者: semico_ljj 時間: 2009-8-15 01:43 PM
还有就是三个Vbias选择是否合理?
这三个数值的选择影响到input common level 和 output common level

作者: e2000 時間: 2009-8-15 04:33 PM
經過計算出來的VB，照理說應該是合理範圍內，並非是用Try的。
感謝版大的熱心討論，讓我受益良多。
目前就是在調整負載端的PMOS，訊號走的地方我暫時先不去碰他，這樣應該會比較好點

[ 本帖最後由 e2000 於 2009-8-15 04:34 PM 編輯 ]

作者: semico_ljj 時間: 2009-8-17 06:30 PM
到时做到什么成果了,及时上来说一下!呵呵

作者: e2000 時間: 2009-8-20 12:12 AM
目前已經做到約10M左右的3db頻寬，不過消耗功率已經大到數十毫瓦特，高速果然是要耗電阿，我看再玩下去搞不好會爆炸

作者: semico_ljj 時間: 2009-8-20 12:29 PM
建议你每路设为100uA,功耗就是3.3*100u*2=0.66mW,在这个条件下看看能否到10M,我觉得不太难,你可以试一试!

作者: semico_ljj 時間: 2009-8-21 06:12 PM
今天抽空做了几个尝试,结果如下(比较粗糙，只考虑GBW，Gain，power consume，其余没有过多去考虑)：
1。OPA的 bias 是20u，也就是MP3，MP4都流过20u，GBW  20M∼25M ， Gain大致范围 76∼82dB（MN3的电流自己去调整一般40％∼60％的到地电流）
      2。OPA                100u，                         GBW  60M∼65M ， Gain    80∼90dB
      3。OPA                250u，                         GBW 110M∼116M ， Gain 80∼88 dB

所以，你说的设计可以实现！好好去做吧！

作者: semico_ljj 時間: 2009-8-21 06:13 PM
呵呵，有时间吧其他参数优化一下，请问这个OPA还有其他的设计要求么？

作者: semico_ljj 時間: 2009-8-21 06:15 PM
下一步看看，能不能实现500M！估计倒是功耗很大啊！

作者: semico_ljj 時間: 2009-8-21 06:25 PM

作者: semico_ljj 時間: 2009-8-21 08:32 PM
忘了说了，负载是1pF的情况下做的ac仿真

作者: e2000 時間: 2009-8-21 09:56 PM
唯一要求的就是增益要有60db，消耗功率暫時先不考慮，昨天又小跑了一個普通的差動放大器，3db頻寬可以輕易的達到100M以上，當然消耗功率也是蠻大的。
不過版大你的GBW是指3db還是單一增益頻寬?

[ 本帖最後由 e2000 於 2009-8-21 10:11 PM 編輯 ]

作者: semico_ljj 時間: 2009-8-22 09:45 AM
GBW是指单位增益带宽（0dB）！
设计电路功耗是一个很重要对额指标，心里一定要有数，否则设计出来的电路没有意义

[ 本帖最後由 semico_ljj 於 2009-8-22 09:46 AM 編輯 ]

作者: semico_ljj 時間: 2009-8-28 08:27 AM
兄弟,做到什么地步了?

作者: e2000 時間: 2009-8-28 06:35 PM
沒辦法用幾百uA的電流做出100M以上的3db頻寬，但是單一增一頻寬可以
現在正在試著使用偏壓電路加入運算放大器內下去跑模擬，也應該是使用偏壓電路加入才比較真實。

作者: rice019 時間: 2009-8-29 12:20 PM
有試過用gain boost的結構嗎?
以前曾經做過UGF大概100db 600Mhz的.35 OP
不過L不能太大就是了
還有電流也不小
如果你後面的電路結構
有offset cancelling
也許不必太在意L過小

作者: semico_ljj 時間: 2009-8-29 01:23 PM
我都是带偏壓電路跑仿真的!
gain boost可以采用,只是current 会更大!

作者: semico_ljj 時間: 2009-8-29 01:24 PM
"沒辦法用幾百uA的電流做出100M以上的3db頻寬，但是單一增一頻寬可以"???
100uA的3db頻寬可以做到,但是Gain只有45~50dB!

作者: e2000 時間: 2009-8-29 09:43 PM
那肯定是我W/L沒調好，我在去試試看對了我把加上去的偏壓電路放上來看看這樣的偏壓電路是否有問題?

作者: semico_ljj 時間: 2009-8-31 08:59 AM
不知道你的这种结构好在哪里,只是工程上不多见!这样输出范围是否会收到比较大的影响?

作者: hoodlum 時間: 2009-9-3 09:33 PM
這bias架構我有點疑惑, MP4和MP3的bias電壓設定點選擇MP15的drain端
這樣好像有點怪,何不改拉gate端??這樣或多或少MP14和MP15有mismatch
效應, 另外,這個bias利用MN20的形成的diode來產生bias電流,這樣的話,這個
電路在不同corner和溫度之下,或許會有不小的variation, 那cascode的兩串MOS
可能在不同條件下,直流操作點會變化很大,且gain值等等的AC效應,也會差異很大
吧???何不直接把MN20換成電阻來作constant GM bias呢???

作者: semico_ljj 時間: 2009-9-4 11:48 AM
这图的左边的偏置电路比较简单，会随着温度和电压有较大变化！实际工程不会采用！

作者: semico_ljj 時間: 2009-9-4 11:49 AM
“何不直接把MN20換成電阻來作constant GM bias呢”
这是可以的，能产生一个简单的自偏置电路，能满足要求不高的偏置使用

作者: e2000 時間: 2009-9-13 11:29 AM
這樣的偏壓電路好像的確行不通，調了好久偏壓電路都不在飽合區，MN20換成電阻之後馬上能動了
前陣子因為回老家沒網路所以有陣子沒上來回應，各位大大抱歉，我並非射後不理。

作者: davidxi1982 時間: 2009-9-17 12:27 PM
讨论的很不错，收获很多。通过这个讨论，多OPA设计有了更好的认识

作者: nooby_wang 時間: 2009-9-18 04:58 PM
標題: 回復 1# 的帖子
3DB 带宽达到几百Ｍ,要看你的process. 通常情况下应该单位增益带宽达到几百Ｍ就可以了吧!

作者: jojoboy666 時間: 2010-1-25 05:38 PM
謝謝各位分享~~~~~~~~~
有你們真是棒ㄚ

作者: larrysky 時間: 2010-1-27 10:22 AM
這bias架構有點問題, MP4和MP3的bias電壓設定點選擇MP15的drain端
這樣沒有current mirror的效果，做bias電路應該是複製電流，電壓本來就不會真的固定
記得current source的L都要一樣，而且W要呈倍數關係
通常MN20會使用電阻來產生bias固定電流,這樣的話mirror才會比較準

folded cascode架構電流越小，增益gmro越大
主極點取決於你的負載，看你下一級負載大不大，負載越小，-3db頻寬越大
輸入電流與OP current source產生的電流不能差太多，不然只會往一個方向跑
最後 OP的phase margin也很重要通常gain有了，頻寬有了，但是PM卻小於60度這顆OP也不好注意一下!

給你一點參考...

作者: blackshung 時間: 2010-1-27 10:45 AM
若僅採又單級，要做到幾百MHz應該沒問題，若有gain的考量，可以試試看gain-boosted ~

作者: angelwin 時間: 2010-1-27 01:27 PM
提高3dB頻寬就要從減小負載容抗和輸出電阻入手，勢必要以犧牲系統的功耗為代價

作者: semico_ljj 時間: 2010-1-27 05:27 PM
用功耗换取速度！

作者: e2000 時間: 2010-1-27 11:08 PM
這顆的3db不可能太高
除非改製程，或者降低增益以及增加電流
因為實在疊太多ro了
我換個架構去跑其他種的OP
3db都比這顆高，疊接組態3db再高都有限

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