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標題:
sample hold的電路佈局
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作者:
w765432001
時間:
2009-7-24 01:55 PM
標題:
sample hold的電路佈局
最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，
% e( l& R5 G) j8 }* S0 K
因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，
4 f k2 k+ W% `2 z' z
因此想請問是否我在佈局上擺放位置不好，
# V6 n4 f7 V- S8 z
或是若要降低r的影響該怎樣修改，
7 C3 S, l! d( I$ x
能提供點意見。
. N+ O0 b7 X/ T8 z7 l1 Q
3 c/ D! H% ^6 y8 ~' }( v& l
電路圖
A% e8 ~1 W4 _8 s& T
[attach]7518[/attach]
+ i5 B0 u6 Z* N7 C6 G8 l- ]" C
6 ^4 [! ~% b4 V: e" S8 t3 j
佈局示意圖
6 X) |& w( c! r/ k( H
# S" W% |0 U9 n* ^
[attach]7517[/attach]
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