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標題: 天线效应中，跳线至顶层metal的作用。 [打印本頁]
作者: lnxmj    時間: 2009-7-21 05:00 PM
標題: 天线效应中，跳线至顶层metal的作用。
为减小天线效应，除了减小面积或周长比外，就是加diode 和跳线至顶层metal。书上是说跳到顶层metal后，会减小下层metal的面积。但顶层metal etch时不也会聚集电荷吗？这样做真的有意义吗？
作者: max671119    時間: 2009-7-22 02:56 PM
天線效應產生的靜電破壞也會發生在metal蝕刻0 @) V! ~& g. O! p+ h
时。時。 如果metal接到diffusion时，极少会产生静电如果metal接到diffusion時，極少會產生靜電1 R# Q$ X6 `0 p% ]: j- ?
破坏，因为diffsion可以卸掉静电，所以top metal破壞，因為diffsion可以卸掉靜電，所以top metal
; P2 z/ J$ R+ ?: O一般不用考虑天线效应的问题（基本上每条top一般不用考慮天線效應的問題（基本上每條top7 ]5 [( K& F7 U: w0 c6 m
metal都会接到diffusion上）。 metal都會接到diffusion上）
作者: sw5722    時間: 2009-7-22 04:32 PM
就我所知,antenna是為了保護poly gate的,因為poly是比較脆弱的,怕被
9 I$ P3 Z; D3 d7 q, P( Z5 H靜電破壞,所以用diode或者跳層,避免直接衝壞poly gate,
( N; |( b( ^5 k為什麼跳層只能往上跳,往下是沒用的,你從半導體製程程序去了解,就會- i3 W' c3 g7 B, f( g1 o2 \2 S
懂了.
作者: alai    時間: 2009-7-23 04:56 PM
原帖由 lnxmj 於 2009-7-21 05:00 PM 發表 , E' ]/ \' E" F  i. {
为减小天线效应，除了减小面积或周长比外，就是加diode 和跳线至顶层metal。书上是说跳到顶层metal后，会减小下 ...
; b3 |  m* V" P, F' M! r$ ~
你跳到top metal后，top metal一根不会太长了吧？？？如果top metal太长，总面积太大，也一样有天线问题。
作者: lnxmj    時間: 2009-7-27 02:08 PM
標題: 谢谢大家的帮助。现在明白了跳顶层后。
谢谢大家的帮助。现在已经基本明白了。以前自己认识的一个误区是，每一层做完后，电荷会持续积累。并传接到顶层metal。
作者: pph_cq    時間: 2009-8-6 11:32 AM
原帖由 alai 於 2009-7-23 04:56 PM 發表
( J; O6 `! A& T* t
9 i+ a/ G" d/ W你跳到top metal后，top metal一根不会太长了吧？？？如果top metal太长，总面积太大，也一样有天线问题。

- J* ]+ h; Y+ B4 e) T& X7 z8 y$ @( l) m% g
top metal通常都会接到diffusion，所以一般不会有问题，如果只接gate就会有问题。
作者: speed    時間: 2009-8-9 07:33 PM
謝謝大家的分享~~& V6 Q; c  U# Y- E1 f

. U$ i$ @/ J" X
7 H& H: \# T5 \) Z9 `' W' R3 e0 h# i謝謝大家的分享~~
作者: sw5722    時間: 2009-8-14 10:12 PM
我不太確定你們說的天線效應與我知道的antenna rule是否一樣的東西,diffusion會不會8 _3 e3 b! E( B9 b8 F0 F
洩掉靜電,我也不太清楚.從layout的角度看,diffusion加上imp及ct metal,所組成的東西
$ N2 y5 D3 Q, B! {: {# k2 n就是叫protection diode,它的pn形成二極體.放在違反antenna rule的線上,當靜電高於
1 C! t; ]  w% K. K# v9 r7 ~一個標準,二極體導通將多餘的靜電洩到基底,而且它只能放在pwell.這是我遇過的rd' z( e1 D2 O+ |" @; e
跟我說的.不知是否正確.
/ U' [5 p' T( O$ C) q關於top metal的問題,之前跑antenna rule時,不是每一條線都能放得下protection diode,
3 c* j- l% E" v! U3 a所以會用跳層取代,並不是一定要用top metal,用上一層即可,不過要靠近poly gate,就能- m3 F8 H  c- ?* |1 F
解掉.會有top metal的說法,可能是早期頂多是1p2m,metal2就是top metal,這是我自己猜的,
作者: yytseng    時間: 2009-8-14 10:40 PM
都錯!!8 t$ u  ?# z8 ^" O- G

. |: X7 W0 J. d9 V8 X! z半導體製程中 因為離子植入蝕刻研磨過程 會造成靜電累積
. ^& I: w  O3 r& c4 P5 L做出來的金屬層就像天線一樣 會收集靜電 累積
7 F" F3 t" z8 Z. O. V當累積到夠多 就可以打穿poly gate 放電. L& S# b- Y7 K7 t
當然那個gate 就毀了
8 c( g) j6 ~2 d) o. W; u6 D- u( J& k

/ s/ r# z8 A# \! n# M/ N解決的方法 就是讓靜電從另一邊放電
- b  N! S+ |$ E; r% d( M' v因為另一邊接到diffusion drain 端放電  @0 J7 @$ T1 g  O3 i9 n1 D# u& ^
所以把 metal 整個連起來就好了 不是要連到"top metal" 而是連到整個path 的最上層metal就好
) b3 D1 y, F- {5 v& H
: ^* g0 s" C" z9 j5 c另外傳統的視放電端 diffusion 放電為無限大,在0.13um 以下已經改成要計算 diffusion 可放電能力 跟 gate 端被打穿的能力比較 所以跟 gate area (W * L) 整段金屬 charge 以及 diffusion area 都要計算
) _% Z  @  a7 A2 E! P; J% q" |
  S6 e4 h; Q" K5 }在nanometer 製程 由於 poly 厚度非常薄 (幾十個原子) Antenna 破壞力更是明顯
作者: alai    時間: 2009-8-19 05:00 PM
原帖由 pph_cq 於 2009-8-6 11:32 AM 發表 7 X+ L, H- Q9 y2 v; f) P

  ^" g8 d; T$ {$ g  O6 i# `& D1 A3 X
) d$ j9 ~4 h2 r9 d' d" Jtop metal通常都会接到diffusion，所以一般不会有问题，如果只接gate就会有问题。
" \; k, R) O" ?% m; }" P
我们讨论的当然是没有接到diffusion的情况。
作者: james65chan    時間: 2009-8-21 11:25 AM
還是沒有提到為什麼  有些anntenna rule 跳線到最上層metal 就可以解了 ，
  d3 q. c2 d9 D' S3 v" _3 h2 m4 m2 d
所以正確的做法還是4 A5 N2 D% V- d9 Q! y& r* |. u

0 A/ i, _0 D1 }4 y- X+ k6 L5 a1 W- S1.       一定距離接到  diff-drain 端.
# D( g! q2 _1 R  ], ^' z, A
5 G3 a( `5 v/ ^9 J5 N+ y8 U; L2.       一定距離接 對地diode.
作者: milo_li    時間: 2009-8-28 10:15 AM
小弟還是不太明白，希望有高人詳解！！！
作者: sw5722    時間: 2009-9-10 08:39 PM
關於diffusion會放電的事,我以前的designer是用等效電路來給我解釋的8 G" W1 Q0 N# e! ~5 s
,那不是單純的那層layer會放電,比方說n diff是用ct打在pwell上,有pn就是
* `+ L2 l5 x# D2 ^) z型式上的二極體.
8 Q$ o( t* i1 O! V" p1 q關於跳層,半導體製程是這樣的,從一個p基體開始往上做,然後nwell......poly
- h4 I! E5 \5 v0 |+ ~% @0 T==>m1==>m2==>m3.......假如你以為半導體製程是一個mos或是一個電阻
2 i# k' {2 b9 `6 f# E. r" z這樣去做的,那麼以下的說法,你可能不會了解.
: K6 {; U% d: j0 d8 L假設有一條m1接到poly gate違反antenna rule,我們會用m2在靠近poly gate0 e& u/ [+ Z. K) g% }: L, I% b3 w% f! I
的前方做跳接,當製程往上做到m1時,它是一個中斷不連續的狀態,在這個時候,
: x" t5 [, E2 a1 h想辦法去靜電,然後再往上做.
- P; |. ]' e- J他不是非要最top metal,你用top metal是自己找麻煩,不信去跑一下antenna rule# i$ U; O0 C0 p3 J- q6 C
就知道了.
作者: jkchien    時間: 2009-9-16 02:04 AM
基本上幾位所表達的都有相關性，但是應該要從製程步驟與過程來解釋。8 a+ n3 K* P2 O
1.在蝕刻時大約會採用1000V~2000V，進行乾式蝕刻，由於離子撞擊會產生靜電累積在尚未被移除的幾何圖形內。
) t7 }% I$ K, I; j. u( T, P, J9 z4 f' P2.二極體會採用NP型，N端接訊號線,P端接地或是最低電位，在silicon process，在正常情況下此二極體形同斷路不會干擾訊號。在電位超過BreakDown voltage時，電流會從N流向P而釋放靜電...
- x6 N8 G" t6 l2 X5 f' d. l3.被破壞的是gate-oxide，不是poly-gate，是因為gate-oxide隨製程演進而被設計越來越薄，約為150埃往下遞減，也就是約為幾十個原子厚度。但正解是因為電場效應而引起電流流向而導致gate-oxide被永久毀損...
& `/ {! h; ]' y! |# p; p4.往上連接到top metal就可以避免？這種觀念不能算是很完整的解決方案，因為現階段矽材料表面以上的蝕刻皆以乾式蝕刻進行，因此每一個layer都會採用1000V~2000V進行，因此累積越多的metal layers就會累增更多的靜電，礙於怕蝕刻不成功以及降低等效電阻值而多打的vias/contacts數量的增加電流流量，會增加毀損gate-oxide風險。但是靜電還是持續累積中。因為到了連接線路徑中的最上層metal layer時，已經連接到的diffusion region，但仍有些電路並非如此設計。而就在還沒有到最上層metal layer之前所累積的靜電足以毀損gate-oxide。所以必須要在輸入端進入到gate oxide之前就先打上NP diode，而且不能打錯位置。% I' Z$ h* t# s
5.run Antenna Rule就能了解一切？答案是有疑問的，因為command file是人寫的，很多製程廠下載的檔案都是針對該製程廠而寫的，多了一堆寫不出來的symbol layer去判別元件並不太實用，況且antenna必須要對製程過程了解才不會誤解。若要用驗證工具去檢測就需要多了解command file如何編寫...% g/ z- j) G8 l( |* Z% G8 r
6.這就是為何在Design Rule內會算週長對面積比，甚至是累加制的計算。但在國外大部分只有計算metal1，因為最容易造成沒有連接到diffusion的風險就是metal1，50%風險率...* u7 @' S5 t/ b8 D$ Q+ W& f3 f
# o5 C) a0 |% [) t6 f) L$ B
以上是我在上課中就會說明的部分內容
( `1 M6 M1 [6 z/ h9 O/ c$ |7 p' j5 ]% l  x& h; j8 k; p
簡老師
$ d  U/ X+ X7 L" }5 A6 z* G. {
, @, S  l/ L9 A3 S  c4 ][ 本帖最後由 jkchien 於 2009-9-16 02:08 AM 編輯 ]
作者: sw5722    時間: 2009-9-18 11:29 AM
簡老師說的對,應該是gate-oxide不是poly-gate,是我筆誤,其他大概跟我以前的designer
! J# Z) T% _$ _1 T+ o8 M1 S說的差不多.1 ]# ~. m+ f1 o  O/ F4 H" M6 y, K
關於top metal的問題,是幾年前我在跑antenna時,我處長在旁邊看,因為製程廠提供的diode6 p. z2 ]; G/ K- l" C. J- j
是有一定大小的,我們也知道用跳層比較不好,但不是每個地方都放得下,所以用跳層的方式解
* N- {3 j3 l/ v  k+ D,是難免的.
7 i; N3 I1 ]* J+ V& t; |. f, f4 l然後我處長說要用top metal(1p5m的製程用metal5),他認為top metal就是指metal 5,我認為" Z+ R3 _, L& s8 K+ ]
是上一層就好,後來跑command file的結果,是上一層即可,試過2個廠的command file都是這4 s; J6 L  l, N) V
樣,3 f5 `1 \* b* a+ b/ a
當然command file不一定對,我自己就遇過幾次,但就算它錯了,也不能怎麼樣,只是日後ic有問題
3 T1 H. |1 F, m3 A3 z可以當成一個吵架的籌碼.
作者: REFINED    時間: 2009-10-8 04:50 AM
標題: 其他觀點
那小弟在這邊也將我所知道的與各位前輩分享並請與指正" f# I) G' K% {1 k# f! O* @+ h
在製造過程中會有多餘的電荷累積在金屬層上這大家都知道，為什麼會把閘極氧化層打穿我查到一個不常被提起的觀點；在連線上不是OD to OD 就是OD to gate，OD to OD的部分暫不討論，主要探討OD to gate:當導線的兩頭分別接上的材質是DIFF與POLY，電荷會往較低阻值的方向做宣洩，此時導體上的電荷將會全部積在POLY上面 當電荷累積的量超過到氧化層所能負荷的就會被擊穿。
作者: fabc    時間: 2009-10-9 01:50 PM
解决这个问题需要了解一下天线效应和IC制造流程，这样就能容易理解了；跳到顶层，那么势必把下层分成几段，这样只有一部分是直接连到gate的，那么在etch时，只有相连的部分起积累作用，其他部分积累了，因为上层还没做呢！，所以只能悬空在那边，等做到上层时，只有上层金属积累电荷，其他底层的金属（应该说是导体，包括金属与多晶）因为介质挡住也无法接收到电荷了，所以不用担心！不知道回答是否满意，表达得不是很好，不过只要你画出cross-section,应该很容易理解。
作者: semico_ljj    時間: 2009-10-10 10:06 AM
聊的不错！
作者: minijasmine    時間: 2009-10-14 09:41 AM
原帖由 fabc 於 2009-10-9 01:50 PM 發表 ' V# b; a" R6 I6 N- U6 m& X
...等做到上层时，只有上层金属积累电荷，其他底层的金属（应该说是导体，包括金属与多晶）因为介质挡住也无法接收到电荷了 ...
9 A! F& r. `& y& h* q( \+ K
我认为有介质挡住，只能说在做上层金属时，下面几层金属不会再增加累积的电荷；但因为是同一条连线，并不能完全避免上层累积的电荷传导到下层。而之所以此时不会破坏最下层的gate-oxide，是因为电荷会通过阻值更低的diffusion端泻放了。你想，都做到顶层Metal了，整条连线已然连通，diffusion端和gate端都在连线的两端了呀，电荷自然往低阻端走呀。
作者: tsung105    時間: 2010-7-6 12:11 PM
看你antenna出現在哪層metal就往上跳一層如果是M2就把M2切一段換M3以此類推因為製程在製作時M2如果電荷累積過大時你換到M3他就不連續因為做M2時M3還沒做6 E! d: A: S$ K) E5 k. A- N
而加Diode也可以因為電荷累積過多可經diode到地(diode面積也有差)
作者: smilodon    時間: 2010-7-10 11:55 AM
Antenna只会发生在Gate上，主要是Gate下的Oxide很薄，无法承受大的电场；8 s$ y0 w7 ?+ T6 o( C& Y, h4 }
而且Antenna不是发生在CHIP应用过程，而是生产过程中，主要与Etching是使用plasma的情况有关，plasma会造成与Gate相连的金属上积聚电荷，过多的电荷会产生超过gate下栅氧化层承受能力的电场，产生击穿；+ J! D7 |/ b. ^! a
所有无论用哪一层金属，面临的问题是一样的，有时候金属jumper到顶层，仍然无法解决Antenna问题，只能增加反向二极管来解决此问题。
作者: zhiyong.gao    時間: 2010-7-29 11:04 AM
受益匪浅！谢谢！7 r& F( W* V0 `# S' D+ [$ c
终于搞明白了，原来只知道添加跳线和保护二极管，知其然不知其所以然，今天才明白
作者: milo_li    時間: 2010-8-9 05:18 PM
解决这个问题需要了解一下天线效应和IC制造流程，这&#26 ...4 u7 V% F. f: Q! k
fabc 發表於 2009-10-9 01:50 PM
3 }6 g1 B7 C1 ?1 Y  R
/ A5 ?/ Y# }( W  ~% }8 ]

9 ^1 U" `$ }7 n7 Y4 j2 I    同意这样的看法，简单明了点，具体还带了解工艺流程。
作者: nidon2003    時間: 2010-9-22 09:53 PM
在process製造和芯片工作中，會有很多不“聽話”的載流子在芯片中到處亂跑，而chip當中的比較大，長，並且導電性比較好的layer,比如metal，往往就成为吸收这些载流子的“容器”，这个就像避雷针的原理一样。当吸收的载流子过多，能量达到一定程度的时候，这个能量就会在电路中的一个比较薄弱的地方释放出去，而这个地方，往往就是gate下的栅氧。
作者: terriours    時間: 2011-2-15 06:07 PM
简而言之，我觉得是这样的：
) ~9 |8 O# k1 V5 t, w! W/ M当某一层metal出现了antenna的时候，跳到上一层metal的做法是因为工艺线上在每做一层metal都会进行一次去静电的处理，具体怎样做我也不清楚，然后做平坦化再做另一层metal这样我们跳一次metal，就可以将做好的metal上积累的静电荷泄放掉，这是跳线的根本意义，可以参考The Art Of Analog Layout。至于加diode这个就比较简单了，相信大家都清楚。+ O' p/ `% t  Q
本人拙见，有错请不吝赐教。
作者: 瓦片小屋    時間: 2011-2-18 02:31 PM
受教了，虽然知道方法，知道大致如何去实现，不过要叫我详细的说出来还是有点难，
作者: bobo lin    時間: 2012-3-28 02:38 PM
從不明白,看到最後終於明白了,雖說不是本科系的,但一直在這塊鑽研還是有開竅的時候...受教了,感謝各位詳細說明.
作者: stephen_jjh    時間: 2012-4-20 01:47 PM
领教了！！！！字数字数
作者: ptadx    時間: 2012-9-3 05:12 PM
回復 25# terriours
+ p/ a: z( {! ~) P, j+ a- e( ^0 q9 K7 O' `5 ~7 f; T; S* ]" T" J8 k

5 Z) E* i) J7 x% y    工艺线上在每做一层metal都会进行一次去静电的处理       请问确定是这样的吗，谢谢



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