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標題: 天线效应中，跳线至顶层metal的作用。 [打印本頁]
作者: lnxmj    時間: 2009-7-21 05:00 PM
標題: 天线效应中，跳线至顶层metal的作用。
为减小天线效应，除了减小面积或周长比外，就是加diode 和跳线至顶层metal。书上是说跳到顶层metal后，会减小下层metal的面积。但顶层metal etch时不也会聚集电荷吗？这样做真的有意义吗？
作者: max671119    時間: 2009-7-22 02:56 PM
天線效應產生的靜電破壞也會發生在metal蝕刻+ t5 V* A. {) S' r) E  I  y& ]
时。時。 如果metal接到diffusion时，极少会产生静电如果metal接到diffusion時，極少會產生靜電3 H/ d$ `3 a3 i
破坏，因为diffsion可以卸掉静电，所以top metal破壞，因為diffsion可以卸掉靜電，所以top metal/ ~6 u* l# k$ N6 s, [# F3 U+ Q
一般不用考虑天线效应的问题（基本上每条top一般不用考慮天線效應的問題（基本上每條top
$ I: F- n2 w2 ?metal都会接到diffusion上）。 metal都會接到diffusion上）
作者: sw5722    時間: 2009-7-22 04:32 PM
就我所知,antenna是為了保護poly gate的,因為poly是比較脆弱的,怕被$ f+ V, s) b7 g: }/ n3 m+ N
靜電破壞,所以用diode或者跳層,避免直接衝壞poly gate,
9 K) y8 N0 U! ?6 T; J/ g0 C3 h0 a為什麼跳層只能往上跳,往下是沒用的,你從半導體製程程序去了解,就會, W) E  D) s8 h' j- [* L$ q! a- ^
懂了.
作者: alai    時間: 2009-7-23 04:56 PM
原帖由 lnxmj 於 2009-7-21 05:00 PM 發表 " L; G' M( f$ y+ Z6 s
为减小天线效应，除了减小面积或周长比外，就是加diode 和跳线至顶层metal。书上是说跳到顶层metal后，会减小下 ...

1 Q# h3 j  {* _; m你跳到top metal后，top metal一根不会太长了吧？？？如果top metal太长，总面积太大，也一样有天线问题。
作者: lnxmj    時間: 2009-7-27 02:08 PM
標題: 谢谢大家的帮助。现在明白了跳顶层后。
谢谢大家的帮助。现在已经基本明白了。以前自己认识的一个误区是，每一层做完后，电荷会持续积累。并传接到顶层metal。
作者: pph_cq    時間: 2009-8-6 11:32 AM
原帖由 alai 於 2009-7-23 04:56 PM 發表 5 {& Y7 U8 J$ S; o
1 x5 \) U. i& F6 c! B
你跳到top metal后，top metal一根不会太长了吧？？？如果top metal太长，总面积太大，也一样有天线问题。
/ \& D+ A+ i% l6 b9 M. d
1 K3 ~' W+ ]2 n" o
top metal通常都会接到diffusion，所以一般不会有问题，如果只接gate就会有问题。
作者: speed    時間: 2009-8-9 07:33 PM
謝謝大家的分享~~) m0 T' Z/ m) `
% W% k0 v# \! q8 L, L+ U: G0 N
1 Q" W$ H3 \7 r* V; R$ {" p
謝謝大家的分享~~
作者: sw5722    時間: 2009-8-14 10:12 PM
我不太確定你們說的天線效應與我知道的antenna rule是否一樣的東西,diffusion會不會
5 c! N6 ]* Z2 B+ r; y% v" ]洩掉靜電,我也不太清楚.從layout的角度看,diffusion加上imp及ct metal,所組成的東西. y! d) S4 e- B! Z
就是叫protection diode,它的pn形成二極體.放在違反antenna rule的線上,當靜電高於( N$ _5 I: |- w
一個標準,二極體導通將多餘的靜電洩到基底,而且它只能放在pwell.這是我遇過的rd6 |# ^) g# v, k* y5 r; ]4 n
跟我說的.不知是否正確.7 ]- i2 f  @5 S* D# k3 p
關於top metal的問題,之前跑antenna rule時,不是每一條線都能放得下protection diode,+ N8 O8 Y$ C' M" x
所以會用跳層取代,並不是一定要用top metal,用上一層即可,不過要靠近poly gate,就能7 B+ y$ S. o: |% G  V" r, I! c% l
解掉.會有top metal的說法,可能是早期頂多是1p2m,metal2就是top metal,這是我自己猜的,
作者: yytseng    時間: 2009-8-14 10:40 PM
都錯!!
6 v. ^$ {7 n# @: m, C5 U* [! j, p8 O# {4 D1 O! A
半導體製程中 因為離子植入蝕刻研磨過程 會造成靜電累積 ; k; {( g7 o! G# Z. P1 N
做出來的金屬層就像天線一樣 會收集靜電 累積
. R; L' g' R4 N& L4 i& c當累積到夠多 就可以打穿poly gate 放電
3 O: B# H9 o) e" Y6 E1 b5 i3 D- V當然那個gate 就毀了1 c# V+ d9 g, D4 ]+ I. R6 E- K! ?$ `

& |/ o% m8 o- w4 Y  Z( c* R2 V1 C! ]  Z0 J1 D9 L
解決的方法 就是讓靜電從另一邊放電
$ q% K& x* o* ]7 n7 I+ V9 ?因為另一邊接到diffusion drain 端放電
, k) V# |; P" B所以把 metal 整個連起來就好了 不是要連到"top metal" 而是連到整個path 的最上層metal就好
& @7 N3 g* n# l$ A- Z4 ?( l
- l7 [9 @. T( o5 L+ i( ~另外傳統的視放電端 diffusion 放電為無限大,在0.13um 以下已經改成要計算 diffusion 可放電能力 跟 gate 端被打穿的能力比較 所以跟 gate area (W * L) 整段金屬 charge 以及 diffusion area 都要計算6 i3 }, L+ d1 ~; `( p& U
5 F6 T) L( F1 K7 A, y1 `% }
在nanometer 製程 由於 poly 厚度非常薄 (幾十個原子) Antenna 破壞力更是明顯
作者: alai    時間: 2009-8-19 05:00 PM
原帖由 pph_cq 於 2009-8-6 11:32 AM 發表 ( h/ R8 _. f2 L1 P" A- X
0 S' x  Q+ O% w" L3 W: R4 f. f. j

3 {/ ~& X. e, X3 C4 ftop metal通常都会接到diffusion，所以一般不会有问题，如果只接gate就会有问题。
# U$ e+ ]5 S3 v5 ^. D
我们讨论的当然是没有接到diffusion的情况。
作者: james65chan    時間: 2009-8-21 11:25 AM
還是沒有提到為什麼  有些anntenna rule 跳線到最上層metal 就可以解了 ，
4 P5 y1 o1 f; x# H9 A4 k1 ~8 _: w+ t' H
所以正確的做法還是
( Q$ \  y! [9 k4 P& K+ d( O( X8 v: L# s1 A5 v5 G. j
1.       一定距離接到  diff-drain 端.9 u" K8 m, F9 d
9 _7 l1 Q/ p# O; y# x8 d0 p
2.       一定距離接 對地diode.
作者: milo_li    時間: 2009-8-28 10:15 AM
小弟還是不太明白，希望有高人詳解！！！
作者: sw5722    時間: 2009-9-10 08:39 PM
關於diffusion會放電的事,我以前的designer是用等效電路來給我解釋的3 `+ H% H" [& t1 g* D
,那不是單純的那層layer會放電,比方說n diff是用ct打在pwell上,有pn就是+ L. {2 B6 ?# e9 f' r# Y8 S+ h
型式上的二極體., f( D/ S+ ]) ~; K+ ^* y6 a
關於跳層,半導體製程是這樣的,從一個p基體開始往上做,然後nwell......poly
1 b4 N0 K$ `2 i% f, U==>m1==>m2==>m3.......假如你以為半導體製程是一個mos或是一個電阻
3 ~5 |! _2 F6 {8 G$ C  N+ P% L. g& L這樣去做的,那麼以下的說法,你可能不會了解.4 [% j" P  v0 s4 F  y
假設有一條m1接到poly gate違反antenna rule,我們會用m2在靠近poly gate4 K) a3 Q% u. T6 p
的前方做跳接,當製程往上做到m1時,它是一個中斷不連續的狀態,在這個時候,
  V9 W) \/ v, `1 Q& ]+ t想辦法去靜電,然後再往上做.
6 m  @$ K/ k' l0 c2 b4 W- f他不是非要最top metal,你用top metal是自己找麻煩,不信去跑一下antenna rule
2 R/ {# p1 L: s0 w8 m就知道了.
作者: jkchien    時間: 2009-9-16 02:04 AM
基本上幾位所表達的都有相關性，但是應該要從製程步驟與過程來解釋。
: O) ?" X% j, e  E1.在蝕刻時大約會採用1000V~2000V，進行乾式蝕刻，由於離子撞擊會產生靜電累積在尚未被移除的幾何圖形內。
# |7 o1 C2 J: U) d; G* w6 i2.二極體會採用NP型，N端接訊號線,P端接地或是最低電位，在silicon process，在正常情況下此二極體形同斷路不會干擾訊號。在電位超過BreakDown voltage時，電流會從N流向P而釋放靜電...
% _9 s) U) r$ B: u: a( G3.被破壞的是gate-oxide，不是poly-gate，是因為gate-oxide隨製程演進而被設計越來越薄，約為150埃往下遞減，也就是約為幾十個原子厚度。但正解是因為電場效應而引起電流流向而導致gate-oxide被永久毀損...
' k2 B+ b7 g! q4.往上連接到top metal就可以避免？這種觀念不能算是很完整的解決方案，因為現階段矽材料表面以上的蝕刻皆以乾式蝕刻進行，因此每一個layer都會採用1000V~2000V進行，因此累積越多的metal layers就會累增更多的靜電，礙於怕蝕刻不成功以及降低等效電阻值而多打的vias/contacts數量的增加電流流量，會增加毀損gate-oxide風險。但是靜電還是持續累積中。因為到了連接線路徑中的最上層metal layer時，已經連接到的diffusion region，但仍有些電路並非如此設計。而就在還沒有到最上層metal layer之前所累積的靜電足以毀損gate-oxide。所以必須要在輸入端進入到gate oxide之前就先打上NP diode，而且不能打錯位置。+ s" i1 O7 t& t2 z; Z
5.run Antenna Rule就能了解一切？答案是有疑問的，因為command file是人寫的，很多製程廠下載的檔案都是針對該製程廠而寫的，多了一堆寫不出來的symbol layer去判別元件並不太實用，況且antenna必須要對製程過程了解才不會誤解。若要用驗證工具去檢測就需要多了解command file如何編寫...  k, ^9 `( }; q8 n3 a& P
6.這就是為何在Design Rule內會算週長對面積比，甚至是累加制的計算。但在國外大部分只有計算metal1，因為最容易造成沒有連接到diffusion的風險就是metal1，50%風險率...% ]! G+ ?, p) H) h. E9 c

! D% m7 \7 _- i  p3 a3 L以上是我在上課中就會說明的部分內容
; h* S+ K' a5 c" Q0 P
& X! |: {. G. p6 _( u0 j; @簡老師# T, ~" D- q0 S+ P. Q1 O( P; \

# j/ a4 `2 o9 ]1 a3 x1 b, u- ^[ 本帖最後由 jkchien 於 2009-9-16 02:08 AM 編輯 ]
作者: sw5722    時間: 2009-9-18 11:29 AM
簡老師說的對,應該是gate-oxide不是poly-gate,是我筆誤,其他大概跟我以前的designer: [* U: I% {! z& ]0 Y
說的差不多.* a! C" f" U- B: U4 l0 b: Y" u
關於top metal的問題,是幾年前我在跑antenna時,我處長在旁邊看,因為製程廠提供的diode
! d% u4 O! Z* N: M7 O6 S* Q是有一定大小的,我們也知道用跳層比較不好,但不是每個地方都放得下,所以用跳層的方式解5 `* ]  m! V; g! A
,是難免的.
. a  L) U+ B. I+ m% z! h然後我處長說要用top metal(1p5m的製程用metal5),他認為top metal就是指metal 5,我認為
. ~$ t1 B0 c7 t) A. {8 u是上一層就好,後來跑command file的結果,是上一層即可,試過2個廠的command file都是這
  n  T0 S* S! l, |" w! x# t6 j' P: e樣,/ M3 K9 @: g7 v) i
當然command file不一定對,我自己就遇過幾次,但就算它錯了,也不能怎麼樣,只是日後ic有問題
1 y$ o+ p5 r" l  l可以當成一個吵架的籌碼.
作者: REFINED    時間: 2009-10-8 04:50 AM
標題: 其他觀點
那小弟在這邊也將我所知道的與各位前輩分享並請與指正1 L9 p1 F+ e0 T8 @
在製造過程中會有多餘的電荷累積在金屬層上這大家都知道，為什麼會把閘極氧化層打穿我查到一個不常被提起的觀點；在連線上不是OD to OD 就是OD to gate，OD to OD的部分暫不討論，主要探討OD to gate:當導線的兩頭分別接上的材質是DIFF與POLY，電荷會往較低阻值的方向做宣洩，此時導體上的電荷將會全部積在POLY上面 當電荷累積的量超過到氧化層所能負荷的就會被擊穿。
作者: fabc    時間: 2009-10-9 01:50 PM
解决这个问题需要了解一下天线效应和IC制造流程，这样就能容易理解了；跳到顶层，那么势必把下层分成几段，这样只有一部分是直接连到gate的，那么在etch时，只有相连的部分起积累作用，其他部分积累了，因为上层还没做呢！，所以只能悬空在那边，等做到上层时，只有上层金属积累电荷，其他底层的金属（应该说是导体，包括金属与多晶）因为介质挡住也无法接收到电荷了，所以不用担心！不知道回答是否满意，表达得不是很好，不过只要你画出cross-section,应该很容易理解。
作者: semico_ljj    時間: 2009-10-10 10:06 AM
聊的不错！
作者: minijasmine    時間: 2009-10-14 09:41 AM
原帖由 fabc 於 2009-10-9 01:50 PM 發表
3 M" r8 N2 Y+ \- ]7 ]...等做到上层时，只有上层金属积累电荷，其他底层的金属（应该说是导体，包括金属与多晶）因为介质挡住也无法接收到电荷了 ...
* ?8 i/ L0 A0 {; y$ O
我认为有介质挡住，只能说在做上层金属时，下面几层金属不会再增加累积的电荷；但因为是同一条连线，并不能完全避免上层累积的电荷传导到下层。而之所以此时不会破坏最下层的gate-oxide，是因为电荷会通过阻值更低的diffusion端泻放了。你想，都做到顶层Metal了，整条连线已然连通，diffusion端和gate端都在连线的两端了呀，电荷自然往低阻端走呀。
作者: tsung105    時間: 2010-7-6 12:11 PM
看你antenna出現在哪層metal就往上跳一層如果是M2就把M2切一段換M3以此類推因為製程在製作時M2如果電荷累積過大時你換到M3他就不連續因為做M2時M3還沒做
! i- [& |  ?* n/ F2 g而加Diode也可以因為電荷累積過多可經diode到地(diode面積也有差)
作者: smilodon    時間: 2010-7-10 11:55 AM
Antenna只会发生在Gate上，主要是Gate下的Oxide很薄，无法承受大的电场；
+ ^9 ~9 }9 U$ x4 `; l/ {而且Antenna不是发生在CHIP应用过程，而是生产过程中，主要与Etching是使用plasma的情况有关，plasma会造成与Gate相连的金属上积聚电荷，过多的电荷会产生超过gate下栅氧化层承受能力的电场，产生击穿；0 Z7 }9 `; ?- W  s, P
所有无论用哪一层金属，面临的问题是一样的，有时候金属jumper到顶层，仍然无法解决Antenna问题，只能增加反向二极管来解决此问题。
作者: zhiyong.gao    時間: 2010-7-29 11:04 AM
受益匪浅！谢谢！- _' ?  ~5 U$ g5 T7 P! _. d0 [
终于搞明白了，原来只知道添加跳线和保护二极管，知其然不知其所以然，今天才明白
作者: milo_li    時間: 2010-8-9 05:18 PM
解决这个问题需要了解一下天线效应和IC制造流程，这&#26 ...
& t0 v) P- ?8 Y$ wfabc 發表於 2009-10-9 01:50 PM
1 H& S2 j7 m5 B7 F- @

$ S4 Q' o$ P3 H
+ O# I% k. J+ x- v    同意这样的看法，简单明了点，具体还带了解工艺流程。
作者: nidon2003    時間: 2010-9-22 09:53 PM
在process製造和芯片工作中，會有很多不“聽話”的載流子在芯片中到處亂跑，而chip當中的比較大，長，並且導電性比較好的layer,比如metal，往往就成为吸收这些载流子的“容器”，这个就像避雷针的原理一样。当吸收的载流子过多，能量达到一定程度的时候，这个能量就会在电路中的一个比较薄弱的地方释放出去，而这个地方，往往就是gate下的栅氧。
作者: terriours    時間: 2011-2-15 06:07 PM
简而言之，我觉得是这样的：
5 L! G* ~2 v% @/ Q, d当某一层metal出现了antenna的时候，跳到上一层metal的做法是因为工艺线上在每做一层metal都会进行一次去静电的处理，具体怎样做我也不清楚，然后做平坦化再做另一层metal这样我们跳一次metal，就可以将做好的metal上积累的静电荷泄放掉，这是跳线的根本意义，可以参考The Art Of Analog Layout。至于加diode这个就比较简单了，相信大家都清楚。# C* z% f: m$ g5 g& Q
本人拙见，有错请不吝赐教。
作者: 瓦片小屋    時間: 2011-2-18 02:31 PM
受教了，虽然知道方法，知道大致如何去实现，不过要叫我详细的说出来还是有点难，
作者: bobo lin    時間: 2012-3-28 02:38 PM
從不明白,看到最後終於明白了,雖說不是本科系的,但一直在這塊鑽研還是有開竅的時候...受教了,感謝各位詳細說明.
作者: stephen_jjh    時間: 2012-4-20 01:47 PM
领教了！！！！字数字数
作者: ptadx    時間: 2012-9-3 05:12 PM
回復 25# terriours
( S3 m' V" o- Y% ^2 K
# `6 _$ R) _6 H9 h- _+ ?) f8 a* ~5 l
    工艺线上在每做一层metal都会进行一次去静电的处理       请问确定是这样的吗，谢谢



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