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標題: 請問各位師兄乘法器的設計 [打印本頁]
作者: semiartist    時間: 2009-7-19 06:54 PM
標題: 請問各位師兄乘法器的設計
小弟現在需要實現如下運算：y= k * t1/t2 * vs 其中k是常數，t1,t2是脈沖寬度，也就是時間量，vs是電壓信號。由於系統是類比環境，不想數位化，小弟的想法是：1 t; T' W+ I) I& K

4 W- b' K7 d- g/ X; C首先通過積分電路，把t1,t2轉化為電壓信號v1,v2；然後通過2個乘法器來實現，其中一個通過opa實現除法功能。不知這種方案如何？請問有沒有其他更好的方法？
4 }7 E- ~9 J5 h+ n
, E6 @% q' n% ?6 A關於乘法器的設計，該用何種結構呢？小弟只知道3種結構：. b7 Y1 s+ i1 @8 ]7 T
1〉就是Gilbert Multiplier,這個我比較熟悉，以前用它作過VGA，但線性範圍實在太窄，所以對這種結構來說很是擔心它的線性範圍，不知各位師兄有何建議？
5 C* w2 g  `7 @" m2〉就是對數結構的，沒用過，不知各位師兄覺得如何？
$ M( ^6 g: c( M  E: X9 A+ ^+ B2 b3〉就是pwm方式的，但小弟擔心過於復雜，因為我的信號頻率在60-80k左右，如果用pwm方式，那頻率是不是太快了？濾波是不是問題？0 r- F1 X( @, Y0 }7 C& Z* Z5 r

0 a; F1 O9 O4 m  E' O先謝謝啦！
作者: liuyanruuestc    時間: 2009-7-20 08:34 AM
如果你是要在FPGA内做乘法，可以通过内部DSPBLOCK的设计软件做。比如ALTERA的为DSPBuilder。比较方便
作者: semiartist    時間: 2009-7-20 08:50 PM
原帖由 liuyanruuestc 於 2009-7-20 08:34 AM 發表 ) j$ o+ G* Q' g0 ?8 d
如果你是要在FPGA内做乘法，可以通过内部DSPBLOCK的设计软件做。比如ALTERA的为DSPBuilder。比较方便

3 X; Y7 h! X5 i& G; E/ M! @
0 Y  E4 F8 d* t: I% ]5 g& a0 r謝謝師兄的回復。只是小弟的項目是power IC，主要是類比的環境。
8 c3 a9 S. H. Z3 n' S3 O在網上搜了一些資料，參考中。2 i& P( o6 Z6 ~( N, J) N1 o8 J
4 a1 x0 A5 H. X. y8 E9 R% @
懇請大大們幫幫忙，談談各種結構的類比乘法器。謝謝！
作者: jeffshein    時間: 2009-10-27 02:19 PM
hello Semiartist:5 r8 S! X7 ~. w$ p- L2 Q
我也是第一次作乘法器
3 [0 c2 g" P" @* m% K0 Q8 Q$ B而且需要做full range input
0 ~; d6 c$ @+ p9 Y- \我的作法是將兩個輸入端先除100倍下來
8 `" s7 j1 o; d在level shift* ?  E) h# |3 h, g
成出來以後 再用單端輸出放大
4 Z( s' G' X8 t  Y這樣使用gilter cell比較好用
9 p6 v8 j: `7 B' P- E不知你之前的做法是如何) q0 d7 V, T: ~6 U% z6 x
願意交換一下心得嗎



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