Chip123 科技應用創新平台

標題: 請問各位師兄乘法器的設計 [打印本頁]
作者: semiartist    時間: 2009-7-19 06:54 PM
標題: 請問各位師兄乘法器的設計
小弟現在需要實現如下運算：y= k * t1/t2 * vs 其中k是常數，t1,t2是脈沖寬度，也就是時間量，vs是電壓信號。由於系統是類比環境，不想數位化，小弟的想法是：7 J$ W' m3 x6 l4 ~4 h
2 X2 l. T/ D9 T
首先通過積分電路，把t1,t2轉化為電壓信號v1,v2；然後通過2個乘法器來實現，其中一個通過opa實現除法功能。不知這種方案如何？請問有沒有其他更好的方法？0 L% i# u" [' Q4 U
! L3 K& N, w7 r8 [: f- W( z
關於乘法器的設計，該用何種結構呢？小弟只知道3種結構：
5 X' p& S; Z5 N* t0 D% |# u" O1〉就是Gilbert Multiplier,這個我比較熟悉，以前用它作過VGA，但線性範圍實在太窄，所以對這種結構來說很是擔心它的線性範圍，不知各位師兄有何建議？
4 }4 E$ u) z0 K3 M; m, g2〉就是對數結構的，沒用過，不知各位師兄覺得如何？
7 W( ^3 \0 i$ b1 ^: A8 p3〉就是pwm方式的，但小弟擔心過於復雜，因為我的信號頻率在60-80k左右，如果用pwm方式，那頻率是不是太快了？濾波是不是問題？
; \3 Z9 c% D' N) E$ f; e2 w# R
7 ~4 ?, [. M3 O* Y先謝謝啦！
作者: liuyanruuestc    時間: 2009-7-20 08:34 AM
如果你是要在FPGA内做乘法，可以通过内部DSPBLOCK的设计软件做。比如ALTERA的为DSPBuilder。比较方便
作者: semiartist    時間: 2009-7-20 08:50 PM
原帖由 liuyanruuestc 於 2009-7-20 08:34 AM 發表 - z; r0 f# n6 Q$ J$ L: u( @
如果你是要在FPGA内做乘法，可以通过内部DSPBLOCK的设计软件做。比如ALTERA的为DSPBuilder。比较方便
' w7 h7 G3 B6 |$ l) |  F7 p

+ ]% T2 A3 Q5 ?5 h& X) J" W: i; B謝謝師兄的回復。只是小弟的項目是power IC，主要是類比的環境。
6 u7 ^" R$ z! ?0 U/ [+ ~9 X+ P在網上搜了一些資料，參考中。
7 k1 v) E( l7 |6 V' C4 Y/ B2 z+ N0 @3 w" U" m
懇請大大們幫幫忙，談談各種結構的類比乘法器。謝謝！
作者: jeffshein    時間: 2009-10-27 02:19 PM
hello Semiartist:
' V8 Z$ v' N- z$ v我也是第一次作乘法器
* V% K8 Q- S0 c  V9 V而且需要做full range input
7 [# g* j& e4 E& @9 E- p我的作法是將兩個輸入端先除100倍下來0 m8 [9 R; n) n6 Z  |* X3 d
在level shift2 m" R% o% j9 K8 z6 j
成出來以後 再用單端輸出放大5 V  B) H" K' j3 B
這樣使用gilter cell比較好用1 n, w7 h( ?# O+ \$ O
不知你之前的做法是如何" u5 ?+ m) l$ M, Q* v" I/ C' H; U- C
願意交換一下心得嗎



歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/) Powered by Discuz! X3.2