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標題: MOS上面爲什麽不能跨綫？ [打印本頁]
作者: minzyyl    時間: 2009-7-11 04:09 PM
標題: MOS上面爲什麽不能跨綫？
關於類比類電路, 很多前輩都告訴我不能在MOS上面跨綫,誰能告訴我爲什麽? 主要影響是什麽?
  F' i" Z* j1 l% g# w* w
4 s+ |% i1 @4 j& z$ ]如果這個電路對寄生電容不敏感的話跨應該沒事吧? 而且一般跨的話至少用metal2, metal2和gate之間距離相對也不小了,寄生應該也不大吧?! A% Y  S+ m3 O
: U; T% H$ h3 c0 e( K. ]8 V0 N
哪位大大出來解釋下?
作者: semico_ljj    時間: 2009-7-13 09:38 AM
如果是敏感电路的话最好不要！会引起crosstalk！
作者: semico_ljj    時間: 2009-7-13 09:38 AM
一般的电路是可以的
作者: minzyyl    時間: 2009-7-13 11:01 PM
原帖由 semico_ljj 於 2009-7-13 09:38 AM 發表
0 D: e- ~, S$ Y# T; [0 }/ C8 {如果是敏感电路的话最好不要！会引起crosstalk！

8 |3 `# X6 c- O% i1 K
% t/ M% y3 {, r* {6 T8 h; \5 y! r
! @) t, S$ W6 V) P- c! x5 B能舉例説明下嗎?
0 X/ G, z) v  ]4 k0 k; M, n& e' E* p! j, S6 \3 i6 z

" Z! l0 e( v" W/ q+ b6 w8 o7 U# Y                . T9 Z* x2 s4 C2 H2 c
, y" G8 N( \, D- l4 d( F
                 ？
作者: 賴永諭    時間: 2009-7-14 09:21 AM
請看看 請看看MOS cross-section 結構會發現,上面的Metal經過時,會下陷在上來...所以M1盡量不要經過MOS....
作者: man52013142002    時間: 2009-7-14 10:15 AM
什麼是crosstalk. e. _" \/ N( Z6 b* ]1 ~' D" I$ l
& U. a  \3 T0 p8 q
什麼是crosstalk
作者: minzyyl    時間: 2009-7-14 07:02 PM
原帖由 賴永諭 於 2009-7-14 09:21 AM 發表
3 K0 N' r) |4 f# o! u' h請看看 請看看MOS cross-section 結構會發現,上面的Metal經過時,會下陷在上來...所以M1盡量不要經過MOS....
: i  o- F; ~6 o. g# j0 `3 j( V3 U* `

4 S0 q* }2 l% H" _4 n+ o" [M1理論上很少跨過gate吧,畢竟S/D都是用的M1連接阿3 `; A& E5 p! U% w6 i9 g! E

% `) u' m  F7 O) \( l! L/ ?, a至於你說的會下陷在上來? 請問怎麽解釋?
作者: HanGu    時間: 2009-7-16 10:05 PM
mos device gate 上走金屬至少會有兩個缺點：. b  e+ u7 R% U
1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷( K3 N1 @* ?  f0 H. z
  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。. b* v7 c+ ?! V- [+ V& E* }
2.Cross talk. 因爲metal和device之間會有 parasistic capacitor，如果其中之一是比較 noise
3 `4 s* W" Y6 w& D  u1 p3 ] 的話，就會影響到另外一個。
作者: HanGu    時間: 2009-7-16 10:18 PM
原帖由 minzyyl 於 2009-7-14 07:02 PM 發表
* A& J: R: r9 e
9 F- l  T& C9 g9 M/ O
0 i3 F7 q( q) mM1理論上很少跨過gate吧,畢竟S/D都是用的M1連接阿5 K% o+ g( w# h# N  P
' x# I* U! {/ O5 r8 r& I5 w4 K
至於你說的會下陷在上來? 請問怎麽解釋?

9 R" [* M$ Q& p
4 t+ ~' s" Q1 F1 `/ @, o/ U一般比較老的process，由於 8 G* \! @$ D/ a# Z) p+ ^# e$ L5 b
1. source/drain 在silicon�，而gate oxide和FOX長在silicon之上。$ W4 ?. I7 \6 ]" O* c; {
2. source/drain 需要用metal通過 contact 連出來。
% J+ p/ \( x1 W2 o; i3 \) S6 E  F所以從source看向drain的話，在表面是凹凸不平的。) y' C: a" g( \& e  h
不過現在有CMP工序。會對表面進行抛光平整。這個問題應該不存在了。
作者: semico_ljj    時間: 2009-7-17 02:42 PM
新工艺会引起Vt的变化，要求严格的时候不能跨綫
作者: sw5722    時間: 2009-7-17 06:26 PM
從半導體製程來看,一般metal都是在上層,而一般的mos是很多layer$ h5 \3 Q' h. l1 t  S4 Z& z0 ?
一層一層往上做,所以越到後面越不平整,雖然有平坦化的動作去做硏$ D' @- [) {! V) [4 \# }
磨,但因為不能磨太薄,怕傷到LAYER間的絕緣,所以它不是完全的平坦5 Q5 F3 d1 F* o1 b
METAL是在不平坦的地方上做的,所以做出來是不規則的幾何圖形,對
, U+ w+ s7 A- H! Y6 U0 a# ]( T& z% n. w電路是不太好的.
作者: ychchip    時間: 2009-7-18 12:55 PM
yes, CMP is not process perfectly all roughly surface. So, poly density and metal density must take care after new CMOS techniques.
作者: minzyyl    時間: 2009-7-18 03:54 PM
原帖由 HanGu 於 2009-7-16 10:05 PM 發表
& t% C5 e, R9 Z4 H4 _: J6 `( mmos device gate 上走金屬至少會有兩個缺點：
) O- W$ B, s) r1 G/ E1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷# Z2 M* i/ W# P6 P& @7 z
  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。2 F8 @8 @" A! y# x) n( C/ }' T+ d
2.Cr ...

$ x8 k% V& |& G5 n- q4 R. x2 j, G4 Y# T
頂, 覺得應該是這麽回事了.8 F' Y" ]" c0 N6 p$ X0 B5 z
, S) V5 M# d5 ~2 k
Vt的定義好像就是溝道電荷的數量和gate上面的感應電荷相等的時候的gate電壓,gate上的金屬肯定影響gate上的感應電荷，所以進而影響Vt,影響管子電流
作者: semico_ljj    時間: 2009-7-18 10:34 PM
建议即使跨也不要用M1，M2最好也不要！M3以上 可以考虑适当用！当然不跨是最好的！
作者: lethalkiss1    時間: 2009-7-27 10:59 PM
如果gate上的走线就是gate 本身的信号线，有影响吗？
' ^* g  ?6 \  V
! l4 `% S4 H+ M1 {  K4 _如果是要match的mos管， 每个mos的gate都用metal1 覆盖在gate上走线， 有影响吗
作者: minzyyl    時間: 2009-7-28 05:45 PM
原帖由 lethalkiss1 於 2009-7-27 10:59 PM 發表
* k$ T1 R  R, E如果gate上的走线就是gate 本身的信号线，有影响吗？ 从影响Vt上来看也是有影响的
3 H' {$ q7 N6 b; i
* f' M2 u! T' Q2 s5 \/ s  K8 z0 Z如果是要match的mos管， 每个mos的gate都用metal1 覆盖在gate上走线， 有影响吗
不推荐
: U% S$ C* l) ~8 U% M) \1 C2 ]6 C; A& W. [

" a* j4 v: e) ?' E1 P
/ f% h( `9 n5 T; S4 M% R                                                                       ？
作者: minzyyl    時間: 2009-7-28 05:52 PM
原帖由 HanGu 於 2009-7-16 10:05 PM 發表
0 {9 H2 c' `' qmos device gate 上走金屬至少會有兩個缺點：9 w2 a4 \3 ~) V- Y" Z. ^! N' d2 v
1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷/ n, M5 y! |1 L. h+ q
  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。
# F. w! U  F3 Q( y7 k* u2.Cr ...

9 A1 T& G9 B7 l* u) c& |6 O  L7 X) A7 D% S: A
另外有個問題： 一般信號綫都不推薦cross gate, 但同條件下很多卻應許電源綫cross gate, 請問這個如何考量?
作者: minijasmine    時間: 2009-7-29 09:09 AM
对噪声不敏感的电路ＭＯＳ上可以走线的，可以省很多面积的呢！可以通过后仿考量Cross-talk的影响
作者: nebula0911    時間: 2009-7-29 09:36 AM
如果有機會的話,用nand2(基本邏輯閘)去跑一次lpe,會發現所萃取出的寄生電阻/電容之多(寫的越詳細所萃取的就越多),所以RD基於將問題單純化,不再增加模擬電路時不確定的因素,所以會要求layout盡可能不再mos上跨線.
- A- f! J* V% i0 j* v2 A! C' h' {就個人來説,唯一有可能跨線的mos是mos電容,但也會在mos上先加上metal1作為隔離,再用metal3以上的metal去作跨線.這樣可能還是會有影響,但是將影響大部份轉移至電源/接地,應該是會對mos本身的影響減少許多.這只是我個人的作法,希望能有幫到你.
作者: cas    時間: 2009-9-2 09:55 PM
on-cross metal may cause unpredictable noise to underlaying mos in analog circuit
作者: pkf690801    時間: 2009-9-4 01:36 AM
CROSS TALK:跨接會訊號干擾...為了不懹訊號有機會互相干擾所以會避開有跨接的問題.3 W. s/ d7 t9 _  k
當然現在的製程技術問題,元件越來越小,其訊號就算不跨接也會有互相干擾的現象...
4 f$ r- t. v" e3 I! `! N但前端設計者或後端的LAYOUT部分都會閉開這樣的設計,由其通訊類的電路
作者: kevinpu    時間: 2009-9-4 08:53 AM
可是,metal不能跨mos,size做不小阿., ^, I+ S( [- H9 ~& e! S4 g" R
尤其是需要matching的電路,那想問一下大家& X  D$ s& z$ i  y0 J
有沒有什麼方法,去做一個取捨,或判斷依據
& m. B, I0 Q# A- f! bBest regards
作者: arichpanda    時間: 2009-10-7 10:56 AM
原來不能跨MOS是這樣，我只知道靠太近的Metal之間會有串音，會產生雜訊。



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