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標題: MOS上面爲什麽不能跨綫？ [打印本頁]
作者: minzyyl    時間: 2009-7-11 04:09 PM
標題: MOS上面爲什麽不能跨綫？
關於類比類電路, 很多前輩都告訴我不能在MOS上面跨綫,誰能告訴我爲什麽? 主要影響是什麽?
0 c1 @" F. e  H" `; i6 T
& [: f1 O/ W; U% c& l, x如果這個電路對寄生電容不敏感的話跨應該沒事吧? 而且一般跨的話至少用metal2, metal2和gate之間距離相對也不小了,寄生應該也不大吧?; P2 {1 Y- e; l
* ]% V; ]2 V5 u  H; D. l
哪位大大出來解釋下?
作者: semico_ljj    時間: 2009-7-13 09:38 AM
如果是敏感电路的话最好不要！会引起crosstalk！
作者: semico_ljj    時間: 2009-7-13 09:38 AM
一般的电路是可以的
作者: minzyyl    時間: 2009-7-13 11:01 PM
原帖由 semico_ljj 於 2009-7-13 09:38 AM 發表 ; w4 U' K, l, u5 a! ]3 p
如果是敏感电路的话最好不要！会引起crosstalk！

. F7 [8 D$ a0 Y( U+ M2 ~# C, Z
2 @6 a( v0 v$ n  O: `' w
& P( s3 z) ~: d9 [$ W8 Z9 L能舉例説明下嗎? 7 D+ E+ |  W* z- n5 Z  u0 J

9 O( g: s( b1 q, X6 ]; q. s6 Z% c! M+ d
               
# C+ h/ A6 K& W; s. {
% N* p4 D; O! [2 B: G8 ]- j                 ？
作者: 賴永諭    時間: 2009-7-14 09:21 AM
請看看 請看看MOS cross-section 結構會發現,上面的Metal經過時,會下陷在上來...所以M1盡量不要經過MOS....
作者: man52013142002    時間: 2009-7-14 10:15 AM
什麼是crosstalk" K3 B; K5 K- J2 Y
- W; N8 }1 ^+ X  r
什麼是crosstalk
作者: minzyyl    時間: 2009-7-14 07:02 PM
原帖由 賴永諭 於 2009-7-14 09:21 AM 發表   `4 f* C* x! f; I  E# z
請看看 請看看MOS cross-section 結構會發現,上面的Metal經過時,會下陷在上來...所以M1盡量不要經過MOS....
, r' o% _3 z* Q- ~" |0 V0 y1 X
* p2 G, ~% p/ c( I' h
M1理論上很少跨過gate吧,畢竟S/D都是用的M1連接阿) E- t7 M! E' P5 z2 e- ]

, {& j7 G. n1 F8 R1 w7 c至於你說的會下陷在上來? 請問怎麽解釋?
作者: HanGu    時間: 2009-7-16 10:05 PM
mos device gate 上走金屬至少會有兩個缺點：0 J, M7 D$ i% \1 u) ]
1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷
; Y" V* t' c1 U0 Z; F# V4 h  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。
7 N( d: ~0 p& h3 G1 z$ c3 z6 T2.Cross talk. 因爲metal和device之間會有 parasistic capacitor，如果其中之一是比較 noise
& R$ Y. s' L7 C; U 的話，就會影響到另外一個。
作者: HanGu    時間: 2009-7-16 10:18 PM
原帖由 minzyyl 於 2009-7-14 07:02 PM 發表
  d7 i! H* a( Y' s( ~6 l4 g! O0 ]; B* x. K1 W% Z

/ [' M* c: \! {; t2 e9 R! RM1理論上很少跨過gate吧,畢竟S/D都是用的M1連接阿4 h# }& h9 e6 B* e8 }8 P
7 Q! d. u) H9 u3 J
至於你說的會下陷在上來? 請問怎麽解釋?
$ `0 v  o7 P& y* M7 C2 J! h4 K
, r9 x, _) r9 ~2 J# [* s
一般比較老的process，由於
& ~' @. p3 L9 s: s! C$ F1. source/drain 在silicon�，而gate oxide和FOX長在silicon之上。5 p% D4 I* G# G) u2 |0 M
2. source/drain 需要用metal通過 contact 連出來。5 R, y6 @+ p) v% k
所以從source看向drain的話，在表面是凹凸不平的。% G+ c. s1 f8 _" j' Q# Q
不過現在有CMP工序。會對表面進行抛光平整。這個問題應該不存在了。
作者: semico_ljj    時間: 2009-7-17 02:42 PM
新工艺会引起Vt的变化，要求严格的时候不能跨綫
作者: sw5722    時間: 2009-7-17 06:26 PM
從半導體製程來看,一般metal都是在上層,而一般的mos是很多layer
/ ^( _' k+ y0 D# r. Y+ V一層一層往上做,所以越到後面越不平整,雖然有平坦化的動作去做硏2 y1 n8 }& f2 Q% M, a3 W* Y0 K
磨,但因為不能磨太薄,怕傷到LAYER間的絕緣,所以它不是完全的平坦7 ?  R' b8 d6 V, d9 R8 S; p
METAL是在不平坦的地方上做的,所以做出來是不規則的幾何圖形,對2 B' J7 Q7 w6 x
電路是不太好的.
作者: ychchip    時間: 2009-7-18 12:55 PM
yes, CMP is not process perfectly all roughly surface. So, poly density and metal density must take care after new CMOS techniques.
作者: minzyyl    時間: 2009-7-18 03:54 PM
原帖由 HanGu 於 2009-7-16 10:05 PM 發表 / c! Z  r# \6 u) [: ?
mos device gate 上走金屬至少會有兩個缺點：4 N& l# Q9 B2 s# s" E
1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷8 l# B# f" K0 `* ]9 R+ Z
  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。9 \1 w! y4 ~3 D3 V' a/ \/ ^" }
2.Cr ...
4 e9 l. [# o0 a# o
/ |5 x1 \' p3 y; D) |+ [3 |
頂, 覺得應該是這麽回事了.
. g7 Z: x, l( J5 V% m: U4 o5 ~# ]. J# A2 z+ a
Vt的定義好像就是溝道電荷的數量和gate上面的感應電荷相等的時候的gate電壓,gate上的金屬肯定影響gate上的感應電荷，所以進而影響Vt,影響管子電流
作者: semico_ljj    時間: 2009-7-18 10:34 PM
建议即使跨也不要用M1，M2最好也不要！M3以上 可以考虑适当用！当然不跨是最好的！
作者: lethalkiss1    時間: 2009-7-27 10:59 PM
如果gate上的走线就是gate 本身的信号线，有影响吗？
! P1 S! I( |4 g/ U- O& F/ Z' L6 m! ^( ]" d; H
如果是要match的mos管， 每个mos的gate都用metal1 覆盖在gate上走线， 有影响吗
作者: minzyyl    時間: 2009-7-28 05:45 PM
原帖由 lethalkiss1 於 2009-7-27 10:59 PM 發表
! i) {7 w  u7 [- I0 A如果gate上的走线就是gate 本身的信号线，有影响吗？ 从影响Vt上来看也是有影响的
% h) |/ @0 Y! o: R) u" o2 D+ [1 Y2 v
如果是要match的mos管， 每个mos的gate都用metal1 覆盖在gate上走线， 有影响吗
不推荐9 v$ z, i9 o. a/ y! n0 D9 p

" i0 W  F3 J9 C/ Y" v3 U* p( @5 q
+ Q( Z! A$ g' D; n2 r) R) [# W2 y! v, k/ [% I  }
                                                                       ？
作者: minzyyl    時間: 2009-7-28 05:52 PM
原帖由 HanGu 於 2009-7-16 10:05 PM 發表 ( N' C. E& `5 E  H& t+ U
mos device gate 上走金屬至少會有兩個缺點：0 }! D: u9 o# p+ U* K  I
1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷2 F* B' X' u7 C) p, R
  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。
7 ]7 g, P: j9 |2.Cr ...

4 ^' h8 B1 a3 x5 z8 T: G) V( ^7 j$ H4 r5 ^
另外有個問題： 一般信號綫都不推薦cross gate, 但同條件下很多卻應許電源綫cross gate, 請問這個如何考量?
作者: minijasmine    時間: 2009-7-29 09:09 AM
对噪声不敏感的电路ＭＯＳ上可以走线的，可以省很多面积的呢！可以通过后仿考量Cross-talk的影响
作者: nebula0911    時間: 2009-7-29 09:36 AM
如果有機會的話,用nand2(基本邏輯閘)去跑一次lpe,會發現所萃取出的寄生電阻/電容之多(寫的越詳細所萃取的就越多),所以RD基於將問題單純化,不再增加模擬電路時不確定的因素,所以會要求layout盡可能不再mos上跨線.9 Q# m. J* r: l  k+ z
就個人來説,唯一有可能跨線的mos是mos電容,但也會在mos上先加上metal1作為隔離,再用metal3以上的metal去作跨線.這樣可能還是會有影響,但是將影響大部份轉移至電源/接地,應該是會對mos本身的影響減少許多.這只是我個人的作法,希望能有幫到你.
作者: cas    時間: 2009-9-2 09:55 PM
on-cross metal may cause unpredictable noise to underlaying mos in analog circuit
作者: pkf690801    時間: 2009-9-4 01:36 AM
CROSS TALK:跨接會訊號干擾...為了不懹訊號有機會互相干擾所以會避開有跨接的問題.
3 M5 E: N& H5 Z1 V6 L3 M$ m當然現在的製程技術問題,元件越來越小,其訊號就算不跨接也會有互相干擾的現象...) {; e' e  Y/ w
但前端設計者或後端的LAYOUT部分都會閉開這樣的設計,由其通訊類的電路
作者: kevinpu    時間: 2009-9-4 08:53 AM
可是,metal不能跨mos,size做不小阿.* P' b$ o2 k+ X0 u* _$ W
尤其是需要matching的電路,那想問一下大家
( A' n, J; ]6 V0 K; |! z有沒有什麼方法,去做一個取捨,或判斷依據
+ O) o0 e* J" H- s  P+ ?Best regards
作者: arichpanda    時間: 2009-10-7 10:56 AM
原來不能跨MOS是這樣，我只知道靠太近的Metal之間會有串音，會產生雜訊。



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