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標題: 跑LVS如何忽略dummy [打印本頁]
作者: w765432001    時間: 2009-7-9 09:34 AM
標題: 跑LVS如何忽略dummy
目前是用cadence來跑DRC、LVS等模擬，" z. h1 ?* I# `1 ]- S
而最近使用新版本的rule與新版的calibre，
1 x6 q+ m9 a* c7 U* f' t5 E; ?$ W原本畫的dummy(如附圖)
9 ~3 Z; m/ Z6 O% `% n$ d在mos旁加上同樣的poly dummy，
" `4 C% J/ G1 j+ Q0 }$ r/ j卻會被判斷成元件，! H2 s# R3 q+ g" n) `1 O
而爬文後了解可以從lvs option中設定或是在電路中加入dummy等等的方法，0 V$ N- H( T5 v4 q- a  l2 S
/ Q. M- {! I2 N; d9 A0 C  a! ~
想請問若是要在lvs option中設定，# B( `. n% Z, G+ A! C6 L$ E& D) b
是需要設定哪些選項，$ i% z! c' I5 f+ }3 U
3 h- X' W5 i" q
懇請賜教，謝謝。& A6 n6 Z+ J5 M  |  ~+ A, v

1 }% _  u& e& g. B1 u) j[attach]7360[/attach]
作者: clarkhuang    時間: 2009-7-9 11:59 AM
應該是要去了解 COMM. FILE 如何定義DUMMY    ?5 m: j8 p2 v# _: {! a3 d9 ?
, \% _. }0 ]4 R& J
照他的方式畫 就好了
作者: w765432001    時間: 2009-7-9 01:14 PM
剛剛從lvs option中設定filter
) A, b3 Q7 I8 s1 q2 }9 N0 A, z  V, L: u' a* T* r7 W; n2 p
後來跑lvs驗證無誤，
! |. T  j" W+ D6 M. @. B4 h# F6 L: B( A' t) P) X- u2 p3 {
暫時ok了，: K8 x6 y6 ]' X& o9 V: \

- h, L6 G: s! U! H感謝大家提供的意見，2 u; ]9 r( i. x" C% d4 y2 V

  Y" f, {) D+ S' S1 v昨天有請教dummy的畫法，
0 x. m. I9 ^  @9 Y* l. R, r
9 b/ w/ B; n  T: b5 ]- N不過要符合rule似乎要把poly dummy也要接到節點去，
1 e0 q+ [7 [/ \- g( f7 L5 G' Y1 Y8 r$ X$ P' ^8 A6 Q) O: E1 m
感覺似乎會很複雜，這我還有待考量。0 k- G4 Y( D0 ~. M0 ]8 K

# Y( b& f, n- k! r$ R  d而目前從filter設定忽略dummy這方法是可行的，
* R; j- ]9 |8 ?
, b' M+ s0 w/ `3 S$ L! I4 c我是設定如附圖，如果有相同問題的可以試試看。
1 F! W* ?% R  T0 [/ R1 |& M, C# k, c: t& z% l
如有任何意見也可以跟我討論~~9 U) y" C; q' p7 V/ H2 R- _
7 _/ O. d$ g# |; O; F3 X  Y0 C% N
[attach]7361[/attach]
作者: hyseresis    時間: 2009-7-9 06:00 PM
如果電路上允許,也可以把G,D,S都街接成一個節點...% [, w# q0 E' k  e
這樣就會辨識成一個節點,! [" z3 Q9 n& D) T
如版主的layout 圖,dummy沒有contact的那一邊可以打上contact跟dummy的G跟share的那一邊接一起,當作一個節點...
作者: pph_cq    時間: 2009-8-6 11:56 AM
虽然lvs是ok了，但事实上dummy的地方确实会有元件的存在，会不会有不良的影响？我还是比较赞成4#的做法。5 @0 \1 E' r6 Q; K$ F% d9 R8 c

" A& N/ Y, Z# i# ]/ {- c5 Z# Y[ 本帖最後由 pph_cq 於 2009-8-6 11:57 AM 編輯 ]
作者: clarkhuang    時間: 2009-8-6 12:11 PM
我覺得還是用比較正統的作法比較好  7 o) {) n3 g8 Z$ I" C2 d+ Z
3 K" j% z0 k& ?$ S9 ~$ S
不過我門公司 是用跟4樓的大大作法相同4 d+ p' Q# ]: _9 s) S

/ o$ r: @+ j0 ~% m7 O3 i1 H7 l忽略的話可能會有其他不確定因素的存在
作者: cas    時間: 2009-9-2 09:53 PM
good.....but floating drain.source is unpredictable point in circuit
作者: fuzzyer    時間: 2009-10-1 01:28 PM
SDG 都接相同POWEＲ 即可!!!!!!!!!!!!!!
作者: gcd68388    時間: 2009-10-1 03:12 PM
它每一層有面積的限制,所以必須遵照他的限制，不然會一直出現面積的問題,DRC LVS就不會過。
作者: fabc    時間: 2009-10-13 01:56 PM
还是要求designer把有的dummy器件加上，这样存在的寄生效应也能仿仿，另外将来debug也能发现这边有个dummy  device,省得到处找器件。
作者: jkchien    時間: 2010-4-23 06:04 PM
我在layout培訓課程授課內容會提到
: f  T9 L, f) X, N* t' I. X  n, v& U) w( q4 u9 R+ R
驗證DRC,LVS,ERC等等，不可以輕易的作option mode changed.
" _' T' j/ t/ l$ R( L3 T% W除非你是非常清楚option mode changed 對電路與晶片的影響。
9 n; z" r* i+ O4 K; P1 x& A! |% g否則只是為了pass DRC,LVS,ERC check 就擅自修改option code，很可能會帶來嚴重性的良率問題甚至引起noise and latch-up或是failed* y4 j" S6 @" G
特別是和電氣特性有關的ERC，layout的幾何圖形是一種電學的呈現，端點電位飄移就會嚴重影響電路模擬的正確性。如body-effect, Vth 飄移, switch point.......
- P/ I+ _$ O6 H; d! K3 r, k1 M( L+ g; m7 w+ R- k/ E
佈局工程師必須要解製程技術與電路設計原理，然後再多了解驗證工具的command file使用指令與寫法，才能做出決定。再未充實能力或是沒有把握，請向主管回報，由主管決定。
作者: dysyase    時間: 2010-4-27 04:04 PM
認同樓上的~不要亂改的好~~LVS只是用PC去做CHECK~不能為了~PASS去做~要合乎~LAYOUT~規則~
作者: zhifj86    時間: 2010-4-29 04:44 PM
楼主dummy应该将gsd三端连在一起的~
作者: juro0827    時間: 2010-5-3 11:31 AM
新手來聽大家的意見~
) O) l2 n) k9 ~+ ]6 p# V9 d, w) R(努力筆記)
作者: winch0502    時間: 2010-5-3 11:11 PM
來吸收知識的~謝謝分享 感恩
作者: yuany    時間: 2010-5-4 01:41 AM
为什么有这样的dummy管的啊???
作者: shmiyi    時間: 2010-5-18 02:40 PM
請RD在電路上加上DUMMY的部分
9 {+ D8 L$ N" A一來可以讓RD決定電位(LAYOUT只要盡到完全告知)
% b3 C& ~0 v( Z3 Z( s( o二來有漏電也才知
/ n: I8 g- G$ }三來保護自己          + e7 N$ f" N# b) U5 F$ n
四來出包不會黑7 [* w: [: ?# M/ H3 F0 m
五來日子好過點# [. x: l% b+ b( p7 _
六來有這麼多好處,還不去加
作者: xuguishuang    時間: 2010-5-19 09:08 PM
dummy mos一般应将mos三端short接在电位上
作者: A52030999    時間: 2010-5-26 02:21 PM
完全同意17樓大大的說法~~~' Y) j7 U" Q/ _; y: k, r
各人造孽各人擔~不要輕易冒風險
作者: semico_ljj    時間: 2010-5-27 10:20 AM
S,D,G,B都接在一起就好了！
作者: u9513349    時間: 2010-6-8 08:14 PM
又增長一份知識了～
& \3 Z5 a; M7 Q1 M1 n* g' x' m
! M5 l) u/ P, ^謝謝大家的分享！！！
作者: chaojixin    時間: 2010-6-12 03:37 PM
增长知识了！！！谢谢分享经验
作者: 592gigi    時間: 2010-7-27 03:27 PM
新人学习了，谢谢
作者: Liwayi    時間: 2010-12-22 09:16 AM
來聽大家的意見
8 c6 j. ^- v/ T2 r. E! t吸收知識的~謝謝分享
作者: clarkhuang    時間: 2010-12-22 03:14 PM
個人比較贊成 11樓的 說法  這樣做比較 嚴謹
作者: 吳龢峻    時間: 2011-4-1 03:00 PM
要了解 LVS Commanf file 的語法. 參考一下,可用 OD 與 POLY dummy layer 來畫.
作者: knightandqueena    時間: 2013-3-24 07:51 PM
同意4樓大大的作法! 全部接到同一個節點 也可以避免電荷累積造成到substrate的順偏電壓過高
作者: weidianwj    時間: 2013-3-26 07:49 AM
学习了% w6 {$ ^/ q7 k) @
学习了! l0 f: w. @6 ?7 X3 d: [
学习了% t6 D$ [9 I4 k: d8 p8 D
学习了
/ \  y0 {6 [$ j, m1 U* i( M学习了/ _9 }6 Z% |! e6 U# ~' f" A, j
学习了
作者: yuyingdugu    時間: 2013-9-11 10:07 AM
学习了，多谢各位大大。
作者: chang707070    時間: 2013-10-5 10:30 PM
回復 1# w765432001
$ e" I) E1 Z# {0 q; x, k# n( W9 N5 ?5 B" B
不知你是貼部份圖,還是全圖, J- y3 P7 E- Y" \( G
POLY + OD = MOS (沒有CO)9 r0 d! g' Q4 |
你的DUMMY,怪到不行! R# S5 ~) J9 I2 s9 ~, Q, W
所以在 SPICE 中,你要新增二個MOS' f$ {1 ?* B, x% o6 l
同意20樓說的四端接同一個點
作者: bbok7979    時間: 2014-10-22 05:53 AM
吸收到好多知識囉 XD             謝謝囉~~~
作者: alfie.chuang    時間: 2015-5-19 02:46 PM
不要有其它issue
, _7 T4 a' j0 e. P- j同意4f大大的做法~~
作者: gm2260954    時間: 2015-8-19 03:02 PM
謝謝分享，特來學習。。% I' f0 ]) S' p* ?
作者: AIC6632    時間: 2015-10-9 09:56 AM
dummy最好也是畫完整的元件) P, c2 d0 ]. W! l1 x
這樣比較好
作者: 李寶容@FB    時間: 2016-9-14 01:42 PM
w765432001 發表於 2009-7-9 01:14 PM
' s* L6 c( _% I) ^. W1 O剛剛從lvs option中設定filter* T3 i1 b0 f' {6 l" a: G: S
" E/ L4 G3 M# R' V! a
後來跑lvs驗證無誤，

# o% i8 X! G" S* v% F5 Q/ \不過我的技術長跟我說6 y! q/ Y$ [# ~6 c3 o. a
要是原本的CMD也定義的話，設定會跑掉' `3 @2 Q5 @$ N) X+ j
最好要非常了解自己在幹嘛再改這個喔~
5 c' j8 r8 C: E2 X5 @! z* O, @



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