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標題: 跑LVS如何忽略dummy [打印本頁]
作者: w765432001    時間: 2009-7-9 09:34 AM
標題: 跑LVS如何忽略dummy
目前是用cadence來跑DRC、LVS等模擬，
/ {& }% S) \% g5 t6 i而最近使用新版本的rule與新版的calibre，
' Z; c% `2 ^* c  F/ V7 ?原本畫的dummy(如附圖)- g+ A+ J+ N& O! y: j8 v# V  W
在mos旁加上同樣的poly dummy，* `  m8 p! P7 y: ^6 m& z
卻會被判斷成元件，
$ B4 }% m/ i8 P# ~6 @4 y- q! h而爬文後了解可以從lvs option中設定或是在電路中加入dummy等等的方法，9 f* L" B& k# o. ?7 _
  ^. T: |! t9 _8 \( |' o
想請問若是要在lvs option中設定，+ p# n& c; q* q6 X0 D
是需要設定哪些選項，
5 Q9 `  {" K( E) L* @; K
0 ^% Y7 m/ f& J& v2 c- K0 y" Y懇請賜教，謝謝。; B' v# C; [, v( b

5 d) d$ h' w& C2 x- o# @[attach]7360[/attach]
作者: clarkhuang    時間: 2009-7-9 11:59 AM
應該是要去了解 COMM. FILE 如何定義DUMMY  
/ Y6 T7 Q# H0 ?1 c
' T1 ~5 T  {! Z/ d1 n/ ?# X照他的方式畫 就好了
作者: w765432001    時間: 2009-7-9 01:14 PM
剛剛從lvs option中設定filter( n; ?% q5 o) |  s9 B
" Y2 D# K6 H' f/ w3 F
後來跑lvs驗證無誤，
: k) i1 @" ^9 k9 p2 X4 p9 T! D1 W/ `( i3 P
暫時ok了，! {+ z3 k5 k. Q) I! j

8 Z$ ^# H0 ~9 B4 O感謝大家提供的意見，  B9 I4 S2 o6 F  p% X6 ^
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昨天有請教dummy的畫法，3 v, U, t, f' ?6 w4 ]" f2 S
% A  i5 \4 A6 U( b1 `
不過要符合rule似乎要把poly dummy也要接到節點去，; y! P) z& n' v( Y! Z

% R' b6 y' A0 A& B8 ?感覺似乎會很複雜，這我還有待考量。" o+ T& c. H8 N8 z
5 c; x8 s3 k7 O& j2 c' G& u
而目前從filter設定忽略dummy這方法是可行的，, f  x4 \/ r) P+ }+ |4 r
, ?: ^! f& |; J! o1 w
我是設定如附圖，如果有相同問題的可以試試看。
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0 h/ ?7 R: W6 u9 a; D, L3 ~6 G如有任何意見也可以跟我討論~~
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[attach]7361[/attach]
作者: hyseresis    時間: 2009-7-9 06:00 PM
如果電路上允許,也可以把G,D,S都街接成一個節點...5 V) g5 c. N1 {  b. u
這樣就會辨識成一個節點,8 A  X& D& D- U6 }8 l
如版主的layout 圖,dummy沒有contact的那一邊可以打上contact跟dummy的G跟share的那一邊接一起,當作一個節點...
作者: pph_cq    時間: 2009-8-6 11:56 AM
虽然lvs是ok了，但事实上dummy的地方确实会有元件的存在，会不会有不良的影响？我还是比较赞成4#的做法。/ y; e* P9 [0 ]# {* x
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[ 本帖最後由 pph_cq 於 2009-8-6 11:57 AM 編輯 ]
作者: clarkhuang    時間: 2009-8-6 12:11 PM
我覺得還是用比較正統的作法比較好    |2 @4 k# K. }7 y
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不過我門公司 是用跟4樓的大大作法相同
, e$ B6 l( i" _" H8 ]( p9 X
6 j/ t3 }& |5 R8 k' h% l忽略的話可能會有其他不確定因素的存在
作者: cas    時間: 2009-9-2 09:53 PM
good.....but floating drain.source is unpredictable point in circuit
作者: fuzzyer    時間: 2009-10-1 01:28 PM
SDG 都接相同POWEＲ 即可!!!!!!!!!!!!!!
作者: gcd68388    時間: 2009-10-1 03:12 PM
它每一層有面積的限制,所以必須遵照他的限制，不然會一直出現面積的問題,DRC LVS就不會過。
作者: fabc    時間: 2009-10-13 01:56 PM
还是要求designer把有的dummy器件加上，这样存在的寄生效应也能仿仿，另外将来debug也能发现这边有个dummy  device,省得到处找器件。
作者: jkchien    時間: 2010-4-23 06:04 PM
我在layout培訓課程授課內容會提到
3 {4 H" X/ W6 l0 ^
5 e5 y1 @" y" X0 H驗證DRC,LVS,ERC等等，不可以輕易的作option mode changed.
# b/ _/ q6 Y1 C; }) h, P" D9 S1 C: Q除非你是非常清楚option mode changed 對電路與晶片的影響。
9 X1 J' j5 e" w: J否則只是為了pass DRC,LVS,ERC check 就擅自修改option code，很可能會帶來嚴重性的良率問題甚至引起noise and latch-up或是failed! G% }: o9 |+ d/ t1 R9 i
特別是和電氣特性有關的ERC，layout的幾何圖形是一種電學的呈現，端點電位飄移就會嚴重影響電路模擬的正確性。如body-effect, Vth 飄移, switch point.......
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4 B. Y6 R5 F' S* J$ `+ M佈局工程師必須要解製程技術與電路設計原理，然後再多了解驗證工具的command file使用指令與寫法，才能做出決定。再未充實能力或是沒有把握，請向主管回報，由主管決定。
作者: dysyase    時間: 2010-4-27 04:04 PM
認同樓上的~不要亂改的好~~LVS只是用PC去做CHECK~不能為了~PASS去做~要合乎~LAYOUT~規則~
作者: zhifj86    時間: 2010-4-29 04:44 PM
楼主dummy应该将gsd三端连在一起的~
作者: juro0827    時間: 2010-5-3 11:31 AM
新手來聽大家的意見~- ?9 T. }4 Q+ V0 e& d
(努力筆記)
作者: winch0502    時間: 2010-5-3 11:11 PM
來吸收知識的~謝謝分享 感恩
作者: yuany    時間: 2010-5-4 01:41 AM
为什么有这样的dummy管的啊???
作者: shmiyi    時間: 2010-5-18 02:40 PM
請RD在電路上加上DUMMY的部分
: Z# Q$ B6 J8 o8 e* h  V2 N一來可以讓RD決定電位(LAYOUT只要盡到完全告知), e' o: w; c7 D9 ?, v
二來有漏電也才知
/ B$ |- q3 z6 l4 \三來保護自己          5 m: w" E6 m$ y, D; e/ j4 [' h
四來出包不會黑
2 I3 n1 B: Z/ _  I9 R) q  l五來日子好過點; j3 m* S! h  B8 I
六來有這麼多好處,還不去加
作者: xuguishuang    時間: 2010-5-19 09:08 PM
dummy mos一般应将mos三端short接在电位上
作者: A52030999    時間: 2010-5-26 02:21 PM
完全同意17樓大大的說法~~~  z1 _6 Z+ g( {) _7 V
各人造孽各人擔~不要輕易冒風險
作者: semico_ljj    時間: 2010-5-27 10:20 AM
S,D,G,B都接在一起就好了！
作者: u9513349    時間: 2010-6-8 08:14 PM
又增長一份知識了～) c1 I% V/ @( ^6 B' ]8 O; E

. E1 ?9 D* `: m& c0 E3 s& @謝謝大家的分享！！！
作者: chaojixin    時間: 2010-6-12 03:37 PM
增长知识了！！！谢谢分享经验
作者: 592gigi    時間: 2010-7-27 03:27 PM
新人学习了，谢谢
作者: Liwayi    時間: 2010-12-22 09:16 AM
來聽大家的意見
- ^/ r6 k8 \! A6 r7 Z( o( }" m9 {吸收知識的~謝謝分享
作者: clarkhuang    時間: 2010-12-22 03:14 PM
個人比較贊成 11樓的 說法  這樣做比較 嚴謹
作者: 吳龢峻    時間: 2011-4-1 03:00 PM
要了解 LVS Commanf file 的語法. 參考一下,可用 OD 與 POLY dummy layer 來畫.
作者: knightandqueena    時間: 2013-3-24 07:51 PM
同意4樓大大的作法! 全部接到同一個節點 也可以避免電荷累積造成到substrate的順偏電壓過高
作者: weidianwj    時間: 2013-3-26 07:49 AM
学习了
" Y+ h2 F9 i" Y( p7 f学习了
% d4 h& W" y) v$ K, g2 Z  \, o# F学习了
9 I; m2 {3 J" I9 z" N! `8 L# s, E# T学习了( z) W7 {7 j0 t* c- Y8 E" e+ ~
学习了
: v- W3 w1 M7 ~- |. y学习了
作者: yuyingdugu    時間: 2013-9-11 10:07 AM
学习了，多谢各位大大。
作者: chang707070    時間: 2013-10-5 10:30 PM
回復 1# w765432001
9 H' p2 h4 E' C1 Q# N
/ t. b; w7 H& b0 g; X' R. E8 Z不知你是貼部份圖,還是全圖9 h" f. C$ d# c+ ~, t. x+ S/ R
POLY + OD = MOS (沒有CO)- B5 e+ K& T6 h" h* @
你的DUMMY,怪到不行
9 F" o, N' W9 q0 K" x3 t7 h所以在 SPICE 中,你要新增二個MOS
! N# ~  {, y( u: y' e% u3 L+ u同意20樓說的四端接同一個點
作者: bbok7979    時間: 2014-10-22 05:53 AM
吸收到好多知識囉 XD             謝謝囉~~~
作者: alfie.chuang    時間: 2015-5-19 02:46 PM
不要有其它issue
9 n5 a$ w  ~7 y4 H$ _' b- c# J2 }: Q  [同意4f大大的做法~~
作者: gm2260954    時間: 2015-8-19 03:02 PM
謝謝分享，特來學習。。: h4 e0 a8 u# `
作者: AIC6632    時間: 2015-10-9 09:56 AM
dummy最好也是畫完整的元件: o" b' C& ?' e- f$ {
這樣比較好
作者: 李寶容@FB    時間: 2016-9-14 01:42 PM
w765432001 發表於 2009-7-9 01:14 PM
; s4 N3 o! S- V- T剛剛從lvs option中設定filter, d# u8 l* V4 L

- e8 _! k9 j' q: }: O) G後來跑lvs驗證無誤，
4 y6 j. I" b' b( N7 X1 L( t
不過我的技術長跟我說
6 S. W2 W4 u8 Q8 K/ g3 M要是原本的CMD也定義的話，設定會跑掉4 i; y- x' O: ]! V4 ]* F8 b7 d
最好要非常了解自己在幹嘛再改這個喔~
9 c% T) ]' t% Y  f6 K9 S9 a! v: p



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