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標題: CPLD 設計非同步除6電路問題(max plus 2) [打印本頁]

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作者: eulor    時間: 2009-7-8 02:12 AM
標題: CPLD 設計非同步除6電路問題(max plus 2)
為何我看模擬訊息時 到第六狀態時候出錯請板友指導為例會這樣...我確定電路是沒問題這是課本例子[attach]7348[/attach]
! w( T. C; ?' A1 E[attach]7349[/attach]

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作者: addn    時間: 2009-7-8 12:04 PM
您好
, J1 Q# b% n. t% a試試在nand gate 後加上幾個LC CELL或LE CELL
用來延遲增加RESET訊號的寬度
4 I3 Z" [8 a. {7 v
基本上建議用同步方式來做RESET,除非能保證
! J8 G0 e# g3 `! Y7 ]非同步RESET訊號能夠維持夠長的時間

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作者: eulor    時間: 2009-7-8 04:32 PM
副版主意思是盡量不要用非同步方式設計計數器嗎
* a  S7 Y* Y. F* t" \還有什麼是LC  cell  LEcell?

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作者: addn    時間: 2009-7-8 06:02 PM
您好
; o1 E% d* F2 V* n可以在max plus 2叫出LC CELL,LE CELL,
- k+ j+ i5 Z+ R0 ^叫出的方法就像叫出NAND GATE方式一樣,
這元件功能可作一些微小DELAY

3 Q) ]8 V2 S, |; j3 t在CPLD FPGA設計時,建議都用同步電路,少用非同步

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作者: eulor    時間: 2009-7-8 11:48 PM
很感謝你指導,電路加上LC cell 後模擬結果就正確了....thanks

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作者: shintom    時間: 2009-7-13 02:26 PM
又學到一個技巧了
不過會有這樣的結果 是不是跟時間延遲有關
$ }2 A, }1 z9 Z$ K) L經過一個正反器 就會有time delay
9 U8 ?& i3 |. d除非使用function simulation而不是time simulation

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作者: keyway    時間: 2010-8-15 08:25 AM
很感謝你指導,又學到一個技巧了
RESET訊號能夠維持夠長的時間

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