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標題:
關於Latch-up及Floor Plan 的問題
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作者:
bear123
時間:
2009-6-27 04:55 PM
標題:
關於Latch-up及Floor Plan 的問題
請各位大大們,幫忙小妹解決一下疑惑,恩感.
; d( y$ G) g# R
1.為何分別在pmos及nmos各圍了guard ring後,可降低Latch-up呢?
2 m6 k3 ^" S, E2 p3 X( D
2.在混合電路中,要如何Floor Plan及注意些什麼呢?
作者:
白痴
時間:
2009-6-30 06:32 PM
1. 這樣可以增加放電的路徑
2 U# G" V% e! r# [" p# P' Q8 r+ q
2. 依照頻寬的不同跟負載的不同而不同
% s f! a% x) ]! p' A. _/ Q: S
在高負載的時候會增加noise並且回饋給power然後依此循環
6 O( _+ U2 n/ A9 L& F
可以用增加小電容的方式穩定偏壓
1 D! K+ t0 M, n
低頻寬可以放較多面積的vdd, vss , ground, 這有兩大類的作用
& y2 E( U3 G4 R! N( v- A2 C' ~
一是增加電壓的穩定, 另外則是當做雜訊排除
* [3 \- G4 [6 J
高頻寬就相反, 類比信號的周圍最好不要有around ground, 會有漏電容, 影響頻寬, 雜訊過大(高頻的點太高)
8 W$ Y# w0 p% L4 V! n- D$ O
數位的第跟類比的地要分開處理中間可以考慮用cmos或mos來連接, 一方面可以控制電流的流向, 使兩者信號不至於回流
: K% c6 J+ u- f/ G% q6 l; D1 a
壓降也小, 總而言之在低頻寬的類比電路不同於高頻寬的類比電路, 很多觀念有時候是相反的
作者:
lnxmj
時間:
2009-7-2 04:02 PM
標題:
latch up 本质上是pnpn ,解决办法主要有2个
latch up 本质上是pnpn ,解决办法主要有2个，减小压降和减小寄生三极管的增益，你画下剖面图，就可以明白在pmos及nmos各圍了guard ring後的意义了。
作者:
pyi_dann
時間:
2009-7-11 11:25 AM
加Guard ring 是避免漏電流使得電路導通而照成latch-up
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