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標題:
有關於spectre(沒有其他的tool)上用verilog-a作reliability simulation
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作者:
babula
時間:
2009-6-27 12:28 AM
標題:
有關於spectre(沒有其他的tool)上用verilog-a作reliability simulation
請問板上大大，
$ ]/ x. a& y' N2 y1 U1 a3 e
小弟現在想要用利用verilog-a module,
4 Q3 ?6 o) @; S' H! T) o/ Q
把 model card 的 某些 參數作 time dependence的變化，
# @) ~5 W7 }: a0 ?# J" h8 \: O1 ^( @
在跑暫態分析時，希望在跑的同時可以因此看到 參數隨時間變化 ,對電路output的影響。
& A, y7 @" i% \* @
算是作reliability simulation。
! o1 w. J: h: \0 Q/ m3 R9 w: e/ a
可是小弟自己試了一下，用verilog module去refer to builded-in device model
) P. d q1 p2 p" Y5 u
在跑暫態分析開始前就會把model參數讀入，然後就跑到分析結束，似乎沒辦法讓它在
) _) K* h% s- X
中間有變化。至於直接用behavior 的方式，由於equation的參數太多了，變成我要
) V' I/ u& d: ]1 B: w/ s1 i
把model card的參數一個個直接key in ， 也沒法完全和內建的model一樣所以就先不
+ q- ^$ Z4 ~9 C/ _/ M$ e; b
考慮。不知道板上大大有沒有idea，謝謝
作者:
_Ryu
時間:
2009-6-28 02:57 PM
要是我的話，我會試一下用clock信號來觸發。
" N" q1 F0 e& D& k$ J& D! o6 Q3 N
例如，對clock計數，同時改變參數。不過這不是連續的。
作者:
chungming
時間:
2009-6-29 11:20 PM
嗨 大大您好
5 s& N1 j( h, N8 v7 g% L
您的想法非常有趣哩
9 @4 M1 u' h2 ^/ d8 l( _' h
我在模擬電路也常遇到這種狀況
3 u7 M/ C. r% c( K( s6 k
希望參數可以隨著溫度變動且做tran的simulation
( P V7 ~+ e8 |5 V; X, e4 ?0 q6 C
不過一直想不出來該怎麼做
$ U5 O& f; b, \. n
! \3 Q/ _0 R& G [! _
就我所知spectre或是spice要做tran分析時
" D9 e b2 L. k1 Q2 z. |
spice會將元件以"大信號模型model"取代
5 N4 J5 B! f2 Z0 s8 H, {
這時model card的參數會被帶入到此模型中
$ x& j6 H" D9 y. j6 }8 o" g
然後依此模型做時域的分析
3 R3 k( J; n! ?5 j2 j$ f ^8 d) |5 z
那想當然此模型一旦被決定後即無法再以另一模型取代
# R+ a- a: ?& F
想想看如果突然改變一參數帶入 則model將不連續
: k- z* z$ ?, y0 j d
不連續將造成transcient不收斂
% t l4 S* n q1 d
亦會無法得到結果
! c5 A4 v/ y) l3 w4 s/ a. m5 d
; K1 Y: I+ `7 l
這是我的猜想啦...........
8 R8 N: _- }8 g3 K3 `' M* F2 B
我也是一直想知道有沒有其他方法可以做到
; p1 j) E) ~, ]* p- S
verilog a 我用過但是不熟........
" U" k5 ^ e' \% |7 I; E6 Y
溫度隨時間變化在業界其實常常都會碰到(甚至可說相當重要)
/ u7 P a: Z" E7 g
要是可以輕易達到
" u7 Q$ f* Z2 t3 R( g
我想spectre和spice沒有理由不去做
$ p' K! l3 L! a
應該有它困難的地方吧~!
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