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標題:
Delta Sigma 問題
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作者:
kuohsi
時間:
2009-6-10 10:16 AM
標題:
Delta Sigma 問題
最近設計2-nd order Delta-Sigma ADC,已經Hspice階段，
* d8 j, E8 G* A/ Y
但是最後FFT結果卻不如預期，noise floor很高，
W2 x( x* K6 `! n
Behavior model 可達到130dB
0 `4 x: C+ ~0 t3 y# e+ H
請問有什麼建議嗎?
' g4 R0 T8 A3 j
(OPA gain = 70dB, OSR=2048, BW=50Hz)
/ I {# n5 t! P- A
; _5 d' U0 r4 v0 f1 ^- n- ?; r
[
本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯
]
作者:
kokokiki
時間:
2009-6-10 02:27 PM
請問你的delta sigma是類比or數位端,
4 w( F$ L3 h% M: b( E, z- c: d( ]
ADC or DAC or digital delta sigma
# X6 {2 }2 z0 ~, \- k* a3 b# c
若為類比,且為不連續,應該無法使用hspice算出noise floor,
/ O% x1 p9 p! e$ D
若是數位輸出端,可以使用數位輸出來算.
作者:
kuohsi
時間:
2009-6-10 03:07 PM
我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT
) H! B; F3 J% H4 [
所以不知kokokiki大您說的這樣是類比還是數位輸出?
/ ?! Y7 T! i: V: a+ z' W7 @
另外，noise floor 是我直接目測估算的。
作者:
kokokiki
時間:
2009-6-10 03:14 PM
sorry!,
8 ]1 \5 u( B3 |1 H* [
你的結果應該數位輸出端的結果,
0 k' b) I- s4 I( _- D, b
要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,
4 s" _8 g+ n& {
實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.
7 m, Q: r0 Q0 g
如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.
作者:
kuohsi
時間:
2009-6-10 03:51 PM
謝謝kokokiki大：
7 d( Z4 v9 B9 e
另外問一下switched-capacitor電路，
4 ~7 S7 w9 D+ R: ^- A' p5 G
要如何改善charge injection, clock feed-through等問題，
- Y7 P# r3 Z1 G) w% ~$ K' F
書上只寫用non-overlap的clock改善，
" J/ z. p4 q/ Q
但還有其他方法嗎?
作者:
lynker
時間:
2009-6-10 04:59 PM
差分結構會改善charge injection，clock feed-through
- Q8 E% H$ x8 @8 b2 ~1 f& ` E
再就是下極板採樣+non-overlap clock
$ L: Y% r3 f- ~6 Y1 t
另外注意採樣電容所帶來的熱雜訊
; ?: R. j" B: k# H9 @
若是用作電能計量應注意1/f雜訊的抑制
作者:
kokokiki
時間:
2009-6-11 10:47 AM
使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,
5 b: e) j) h, _8 a" O" I/ i8 o
clock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.
作者:
kuohsi
時間:
2009-6-11 01:29 PM
請問kokokiki ,將switch的ron及雜散電容調小
1 @ R% _" j8 U; D' D& x
是加大開關的寬度嗎?
6 K% g' E: P' D) k* V0 a& R3 O6 B
可是WIDTH加大ron降低，但是雜散電容要如何降低?
$ f( d9 e" R5 Q8 r
感謝
作者:
kokokiki
時間:
2009-6-11 02:14 PM
對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,
& D$ o$ X$ z ^: p$ F3 O" _
解法有很多....
作者:
chungming
時間:
2009-6-12 11:34 PM
hspice transient analysis 無法將noise加入考量
6 @* B! h4 r! o8 Z; X) R) N8 I
hspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中)
5 ? M- p' c# `, r7 W: g
除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....
% D! W) y, J. X5 K
通常分析noise方式都是大致用input的cap 去計算thermal noise ~ KT/C
/ N5 O3 x2 y0 m5 M5 R a" S
charge injection是用nonoverlap 去解決阿. 有什麼問題嗎?還是你感覺這方式有缺陷嗎?
- Z9 F0 \* R& Q1 g0 L* d3 x8 t
! b8 d& H! w0 O+ n; n6 H" R' U
noise floor 計算可以用你的數位訊號取psd 再積分頻率範圍得到power值 取10log才是你真正的noise floor值
5 U& v: h5 B2 v) D
當然還要注意psd是single side band還是double side band, spectre 是double side band 所以積分完的power還要多乘2
- _4 f ~& k, @
算psd也是有技巧的,
http://www.scribd.com/doc/2414951/ADC-Testing-Methods
) h9 g, J8 ]. T4 j$ s* T+ E5 b2 _
以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多
! }" [' Z7 ]0 }$ }" h# q+ z
不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......
9 s7 L, ?/ P$ r/ C% E, G
8 [5 L2 l, R6 ]
transient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上
! E; v* |+ P+ G
舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.
# ]( B1 [4 n* L/ l7 F, p+ G: [# E
hold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.
& E2 W; W! ?3 i5 V( g
介紹你一個相當不錯的工具:
! \4 c [9 Q- }% J" {6 H) S
http://www.mathworks.com/matlabcentral/fileexchange/7589
/ l$ u1 K& I" `; R/ u
& U- s- ~6 x+ L& \3 H
不錯的書:
P* ^( O6 u( H
http://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a
" e7 }5 t/ R( h4 T' A+ [9 X7 l8 H
http://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
7 }$ z& W# ^2 j! }) O# L% k
http://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1
作者:
kuohsi
時間:
2009-6-15 10:45 AM
感謝各位高手的回答，感激不盡
& `2 J+ k) P' Q. e) I; I0 n' [
: \! m% i+ h5 @- f
想再問一個問題，
+ U. f# r7 \7 P; v& o' x8 e, d* m# K1 S
為何我輸入交流信號給delta-sigma ADC
2 F; [+ n6 B J- q+ l( H' G! p& A4 ~
看頻譜時諧波(HD3)很大，
3 V0 l" z, A9 F. h: O
是因為OPA non-liearity的關係嗎?
作者:
cking0720
時間:
2009-6-30 07:59 PM
原PO的圖，正確嗎?
5 K4 D" ?3 l, G5 w8 W7 m1 t
我會提這個問題是因為:
, \4 q$ }4 C) I7 X( q% D+ s4 {
你的bandwidth 50 Hz
8 f' B1 N: w$ I7 i1 P# D) N
請問你下.tran 跑多久? 這模擬應該會跑很久，而且檔案會很大唷
( R9 v# ?9 E- {: B i
由你的圖看起來沒有noise shaping
) G. F5 _! |0 s
# j) y5 d9 p# |5 n0 e5 T8 o0 e
然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
" g. N- e; [# q) J
還是說 那是FFT造成的， 如果那不是訊號， 看noise 並沒有意義
' l* P6 j, V- m- d% m/ v; C2 ^
9 e5 _2 a/ h% o' X- V& n9 f
- U2 N" n1 W: o+ _+ L& x3 Z, c
這是我淺見~剛好最近也在STUDY這
作者:
chungming
時間:
2009-7-1 10:17 PM
看頻譜時諧波(HD3)很大
; h q% W! t0 f) n# |* U# b* z& L
是因為OPA non-liearity的關係嗎?
) j# U) S% P% Z9 l+ g8 Z: Z
有可能吧 ~ !
" e$ e+ s3 } q/ W
1 U! f" z6 B/ @* j
由你的圖看起來沒有noise shaping
2 V1 R' Q! R* z) w5 K, s
應該是看的頻寬不夠吧, 不是log scale喔
8 o8 _/ P. s T$ M9 ^+ J
6 }& d! d" G# j9 _/ a$ k
然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
8 J! h+ e- m' M( t# p/ ^
還是說 那是FFT造成的， 如果那不是訊號， 看noise 並沒有意義
u5 F; [7 |- ` R! B
低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?
, ~7 v* }: Q4 p3 ~
我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR
作者:
kuohsi
時間:
2009-7-2 10:10 AM
標題:
我是原PO
各位高手好，我的輸入是DC值，使用的window=black時，表現的信號有3點，
: N* ~; I; |# @1 g
所以10HZ附近(前3點)為信號頻率，
: m0 l: P2 v5 Z% d7 y9 `
這個圖有noise shapping，我的fs=200kHz, BW=50Hz
7 ^$ z/ w. j/ n9 ^+ t7 e
所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping！
) \" y/ z! X3 H- k5 M' i
7 Y9 {6 z, F9 m, b5 u4 _
最近大概知道問題點，但還是不能很肯定，
0 ]: Z+ V- C7 o" Q- _" w3 m6 E _
應該是switched-capacitor電路的開關大小的問題，
; N+ z# p% X6 e
我把開關大小調小降低charge injection,效果有好一點，但還是不夠，
3 ?% k! D: ^. c. X
請問大家SC電路的開關，設計時有什麼需要注意的嗎?
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