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標題:
Delta Sigma 問題
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作者:
kuohsi
時間:
2009-6-10 10:16 AM
標題:
Delta Sigma 問題
最近設計2-nd order Delta-Sigma ADC,已經Hspice階段，
* c+ E$ M* o# ]- a3 e
但是最後FFT結果卻不如預期，noise floor很高，
0 O$ G3 {" \3 m F0 S& I
Behavior model 可達到130dB
- E3 U: F- ~' h! k* F
請問有什麼建議嗎?
7 f _. r/ S) k* y
(OPA gain = 70dB, OSR=2048, BW=50Hz)
6 s/ I- d; |0 C: m: y8 ]3 Z2 |
5 {8 \+ z1 X" V/ G
[
本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯
]
作者:
kokokiki
時間:
2009-6-10 02:27 PM
請問你的delta sigma是類比or數位端,
/ t4 x& c, k% o* _3 c
ADC or DAC or digital delta sigma
$ r* Z1 A6 G% v, s( r/ r
若為類比,且為不連續,應該無法使用hspice算出noise floor,
$ Q( K/ d* x% |( W& x) f8 b0 Y
若是數位輸出端,可以使用數位輸出來算.
作者:
kuohsi
時間:
2009-6-10 03:07 PM
我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT
* D' m: q) Y; }# _% {+ F# A% d
所以不知kokokiki大您說的這樣是類比還是數位輸出?
. @4 {0 D: E+ v" r
另外，noise floor 是我直接目測估算的。
作者:
kokokiki
時間:
2009-6-10 03:14 PM
sorry!,
) [7 C \6 r- A* ]0 d& L6 M
你的結果應該數位輸出端的結果,
3 h" J4 E% E( d" S- n" m. l+ ^% r- b& G/ Z
要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,
/ O2 y! a E8 M- ?' g. b
實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.
3 m7 }+ B$ U2 v- }1 l
如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.
作者:
kuohsi
時間:
2009-6-10 03:51 PM
謝謝kokokiki大：
: |) @) x: b5 [! p) B. Z5 a
另外問一下switched-capacitor電路，
0 M% |0 }' [# q& s o- J' N
要如何改善charge injection, clock feed-through等問題，
0 C6 B2 y6 ]* G* ~
書上只寫用non-overlap的clock改善，
# d1 x, P, R1 K% _( h
但還有其他方法嗎?
作者:
lynker
時間:
2009-6-10 04:59 PM
差分結構會改善charge injection，clock feed-through
1 i7 Y: h% a/ x9 D
再就是下極板採樣+non-overlap clock
- F+ C4 p! x2 o9 [% {; l
另外注意採樣電容所帶來的熱雜訊
# x, w h3 O. h+ @/ H
若是用作電能計量應注意1/f雜訊的抑制
作者:
kokokiki
時間:
2009-6-11 10:47 AM
使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,
- |; ~( a, w* s6 e* N/ z$ ]
clock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.
作者:
kuohsi
時間:
2009-6-11 01:29 PM
請問kokokiki ,將switch的ron及雜散電容調小
7 k" g' m- Z* b% `! u" T
是加大開關的寬度嗎?
) U5 S( I S7 J p
可是WIDTH加大ron降低，但是雜散電容要如何降低?
) P$ i: C( W8 {3 m" p: i! L5 Y
感謝
作者:
kokokiki
時間:
2009-6-11 02:14 PM
對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,
4 f: a0 {; J: n: Z: ~
解法有很多....
作者:
chungming
時間:
2009-6-12 11:34 PM
hspice transient analysis 無法將noise加入考量
1 N0 X) @4 F$ S. K
hspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中)
. b$ ~9 o+ K$ k. v5 e& _% e
除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....
8 v+ l. i0 e' ?; K
通常分析noise方式都是大致用input的cap 去計算thermal noise ~ KT/C
( V! P# v) t2 @- z5 h# S4 |7 \
charge injection是用nonoverlap 去解決阿. 有什麼問題嗎?還是你感覺這方式有缺陷嗎?
' z6 ?* X. s% r# h) D! s
1 I- P. s% W: p8 E
noise floor 計算可以用你的數位訊號取psd 再積分頻率範圍得到power值 取10log才是你真正的noise floor值
- {- i4 `0 I* o- r6 C: C. Z; }, M8 @
當然還要注意psd是single side band還是double side band, spectre 是double side band 所以積分完的power還要多乘2
! j, ^% U6 s5 x
算psd也是有技巧的,
http://www.scribd.com/doc/2414951/ADC-Testing-Methods
, v$ s! P* x/ b% j4 y6 F; a/ B
以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多
' P$ J8 g* d/ ]/ N8 e4 F+ P
不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......
+ g2 _ [ }0 b! ^+ k3 t. s
1 i8 G* U& X+ I; g/ ^ N) T0 R8 s. \) W
transient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上
! {& }/ V+ Z; x% i' A" @2 d9 Y3 a1 U
舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.
& s. e/ L' S% F! `, y6 r+ `
hold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.
" u4 z! G. K' t1 _$ \
介紹你一個相當不錯的工具:
% w8 q0 Q' h$ t
http://www.mathworks.com/matlabcentral/fileexchange/7589
" D! K, _$ i* ^. i* x" q
8 M; m/ S+ w! Y" ?; O x" V+ }+ y
不錯的書:
* a$ k& x' X9 r4 s1 g _
http://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a
" D' a3 h$ J3 j' [, ]
http://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
! F+ J+ O4 z1 l+ t) _. Z, J
http://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1
作者:
kuohsi
時間:
2009-6-15 10:45 AM
感謝各位高手的回答，感激不盡
2 h' K% R6 R3 o( `6 B
0 D5 b, n5 W2 Z
想再問一個問題，
( ~, l, t, L$ I
為何我輸入交流信號給delta-sigma ADC
2 }' k+ q! p% m# W4 N) K3 J. }
看頻譜時諧波(HD3)很大，
. P4 j/ C. x( P# I2 A
是因為OPA non-liearity的關係嗎?
作者:
cking0720
時間:
2009-6-30 07:59 PM
原PO的圖，正確嗎?
9 ~ q* F9 g( C# k; E! ?) S7 m
我會提這個問題是因為:
3 m+ f/ `* ]# T9 F& \
你的bandwidth 50 Hz
! `$ ?0 u0 [# p% c
請問你下.tran 跑多久? 這模擬應該會跑很久，而且檔案會很大唷
5 y+ }$ X, C& f! o
由你的圖看起來沒有noise shaping
Q, q8 x! N, E6 c
s9 ?9 c( O0 P; o
然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
% _) X- i8 N* A" M; Z
還是說 那是FFT造成的， 如果那不是訊號， 看noise 並沒有意義
$ {8 v" _5 R9 s( a6 W; N
1 h0 d1 s6 C1 r. s: T
9 z/ @' F; S& Z# n. Z8 `
這是我淺見~剛好最近也在STUDY這
作者:
chungming
時間:
2009-7-1 10:17 PM
看頻譜時諧波(HD3)很大
6 C9 y P9 Y! l5 b, O
是因為OPA non-liearity的關係嗎?
1 q0 Q* m! F+ F4 u" l/ g
有可能吧 ~ !
- N2 L6 j7 X! O! p0 K
$ n) K/ z5 x3 A7 _6 C' ]1 H' K/ S
由你的圖看起來沒有noise shaping
5 r5 l, t4 l- R _/ X/ j
應該是看的頻寬不夠吧, 不是log scale喔
2 m) J# j2 w* R/ [
% y8 k" P5 ~" X6 i
然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
1 I |/ Z5 V {% q: [$ E
還是說 那是FFT造成的， 如果那不是訊號， 看noise 並沒有意義
. o5 N/ l+ ?1 _, O+ D9 O
低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?
: ]/ c( z5 i' `" H* w
我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR
作者:
kuohsi
時間:
2009-7-2 10:10 AM
標題:
我是原PO
各位高手好，我的輸入是DC值，使用的window=black時，表現的信號有3點，
; Q" Q, H. u V5 d
所以10HZ附近(前3點)為信號頻率，
& M6 {! Y# r0 {" [+ `; a8 f, a4 f
這個圖有noise shapping，我的fs=200kHz, BW=50Hz
; {& Y" G% s# Y6 T0 o
所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping！
+ Y# d* }0 s0 q- d
# A J8 ]( z$ N. M) I9 [( q
最近大概知道問題點，但還是不能很肯定，
/ \5 `4 o& C N8 P7 d* _
應該是switched-capacitor電路的開關大小的問題，
2 y2 ]- W9 _7 K
我把開關大小調小降低charge injection,效果有好一點，但還是不夠，
5 I; u5 S3 n* f3 ^" W2 z( H
請問大家SC電路的開關，設計時有什麼需要注意的嗎?
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