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標題: Fold cascode OPA設計問題 [打印本頁]
作者: jerryyao    時間: 2009-5-22 11:14 AM
標題: Fold cascode OPA設計問題
各位好：6 D5 h6 V& }$ H( d, z$ Y" C7 e
  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
; b9 q8 H# j+ V* r; d此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias' C+ z! ^: A' k; x/ k" \
電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比- ~) G9 P5 I. E' p/ {$ w
應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
+ P1 y3 I- \9 U  h6 O4 p法是對的嗎？7 @( I; c8 z! b1 U6 g3 s
還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路" B- T/ \# r* |0 d% g3 ]7 H% {
產生的電壓能使OPA中的cascode中mos都在飽和區就好？
: i- G6 [/ n% ^
% m1 S' W5 F: G/ a% O此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？0 t/ a+ c, j( m! T7 \0 M9 i, }* _
(對應例子：OPA的P0,p2對應bias的p0,p3)
0 |7 H6 U1 R. Q) H7 o2 {還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?3 i0 _9 f" Q: e8 n4 q! p9 C
謝謝
3 z3 i4 q# ]# p: k
" {9 A* A( J1 }/ B) R# D[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]
作者: seanyang1337    時間: 2009-5-22 03:42 PM
Dear jerryyao,
# I" [8 s& n' B. k% w9 {  |建議BIAS電路跟OPAMP 各自作MATCHING。
# J5 r6 ?% L' M' e% Z. t再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
+ b! s7 _& m' U1 h- `最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，  Y" U5 r; a2 ^- i
最最最~~~後，check DC bias voltage.
作者: jerryyao    時間: 2009-5-22 04:03 PM
For  seanyang1337,
$ H' m( Q8 U" E1 O謝謝。' }2 B* r" \$ ?" z# W+ f5 F4 S' {
START-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。; [5 a: b' a1 j0 m
其他的部份確實有問題，我會修改。
/ Q( I9 k6 R7 I
7 I" u: l' ?" o, x( S不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
# p9 o2 R* U- A; |7 x7 {, `, |我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有* J  B/ o$ Z! x
baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
! E& [+ y) D2 X謝謝
作者: jerryyao    時間: 2009-5-25 10:35 AM
關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。
- q4 R' S* a; J* E3 {, Y& Y; e
! c7 v) H8 `) A8 G此外我將此OPA接成反向大器，圖二，其中:. B8 }* X  s* ]# y0 `& t# T
rf : 10K$ E- g# C1 Z+ n* a7 G3 {
rs : 10k0 G; G: J* O; Y% @+ B: a6 e: `
vin : sin(1.65v 1.65 50k)! V$ F' O- V! \( U$ r
vp : 1.656 U3 N! U, n# H" M
模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？2 T9 R0 P9 {7 b7 K7 d
PS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA) @5 P* m+ w1 U3 t# o: G) k3 v
  新電路如圖四" w' T: L9 R3 b, V7 t+ T0 V) G6 Y6 `8 H( g
謝謝
0 u$ |9 j: |  W1 d2 I; i
& F' ^: \) {$ S* M[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]
作者: li202    時間: 2009-6-5 08:34 PM
反向放大的Vin與Vout相位也不對~~~~
# [/ z9 A1 W- h& r1 Q3 G6 H
+ F# n6 V" o/ b$ W- B# }你的偏壓電流不足以提供電阻的電流
6 J% b2 j% s2 G: y1.65v/10k=165uA>>10uA3 w8 b( [7 N/ k8 X0 g) j
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係& f& F0 ~# ^- @% g
+ ?3 d+ B/ E' z- N4 ]' }
不知道你的CMRR是怎麼取出來的; C' |1 @2 E; @/ N" ~4 d- R
可以將BIAS的電壓取固定值跑CMRR
作者: jerryyao    時間: 2009-6-8 10:11 AM
原帖由 li202 於 2009-6-5 08:34 PM 發表
& o9 W: L' p4 e' [8 M9 Y8 i. a+ C反向放大的Vin與Vout相位也不對~~~~4 K: k$ ]+ x5 v1 k

" p) Y( t; e4 Q" d  x! L你的偏壓電流不足以提供電阻的電流
6 @5 v5 Z0 ?& U: P1 P  h$ n1.65v/10k=165uA>>10uA/ ^3 |5 g* u: J3 _6 s5 p
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係3 w8 V9 x1 F5 M: M0 c

- q; Y0 r# D, k9 o不知道你的CMRR是怎麼取出來的
8 [- o7 O8 L2 {$ C- ?- w; ^可以將BIAS的電 ...

& A1 D4 G2 {5 @, p5 x1 {) N+ \4 N3 p6 T! S) V+ L0 N3 K% t- a3 M
終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:* }- E* ]( `3 U8 ]1 t0 ^
.param vdd_p=3.3
6 J) o% b  Y* n# F" I8 Svdd avdd 0 vdd_p; y" ]7 D: K2 x/ O* X
vss avss  0 0
2 T7 S0 w9 ]% b" RVM VM VP dc 0v
, x" M3 @6 q! q& e) fVP VP avss dc 1.65v ac 1v' M& d1 B& p7 J' Q1 Q' F9 O% B2 K
* instance of top module                                                      *5 l: G. ?: i" N# a' w0 Y- e
' w. s: {. z; y; Q
x1 OUT VM VP OPA* B; f. X# n& P- F

! v) u! [8 M1 b) h* x1 _$ [. `% I* Sweep & Analysis                                                      *
' X* m  }% ]1 ]  M.op
% v7 j# m9 w4 w4 E.ac dec 100 10 1000meg
% p' G! G! D' I0 z.probe ac cmrr=vdb(OUT)0 ~* F' {- m& L1 p. {9 _; [
相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？
作者: simonblue    時間: 2011-11-25 02:59 PM
回復 6# jerryyao 2 D7 u, l3 |. Q0 x7 N* i
/ u) M$ z1 F+ l+ `3 y
首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
2 J! `, W+ ^5 U2 E: s5 f所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。
作者: freemystyle    時間: 2012-1-19 05:35 PM
尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的



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