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標題: Fold cascode OPA設計問題 [打印本頁]
作者: jerryyao    時間: 2009-5-22 11:14 AM
標題: Fold cascode OPA設計問題
各位好：- e: I5 a, ^0 ~1 v+ t; k$ t
  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過2 y# C! w5 P3 J7 z
此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias* V+ Z7 C6 z6 i7 g5 B; o; I
電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
% [% {1 i$ Q' f$ @) M應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
$ c; x; E' q3 A法是對的嗎？4 F9 G9 q& t; P' M7 J1 I& q* f/ v
還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
. x5 d) G5 y3 m$ z產生的電壓能使OPA中的cascode中mos都在飽和區就好？3 k! T# X) ^6 V( A0 P( L

- }& T9 W; K  m0 @# _2 I- B此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？/ ^8 R, {0 o3 u/ U4 f, ]! G
(對應例子：OPA的P0,p2對應bias的p0,p3)( \: h  y8 y4 }9 b
還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?7 `5 {: X8 P; @, M1 C
謝謝5 Y9 ?6 t: d$ @
4 z+ {! M4 y3 @3 }! @0 D
[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]
作者: seanyang1337    時間: 2009-5-22 03:42 PM
Dear jerryyao,0 B1 p0 h3 I4 ]2 k3 a
建議BIAS電路跟OPAMP 各自作MATCHING。
3 {& D$ |7 ?' N$ j2 u再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
" R  l: [) F% R/ x6 o  ]/ w最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，7 U" m5 ~/ M2 {# f
最最最~~~後，check DC bias voltage.
作者: jerryyao    時間: 2009-5-22 04:03 PM
For  seanyang1337,
- b& k- Y# |$ O, A謝謝。
4 e+ M4 f+ b4 x! N0 a! ]+ s7 `8 @4 GSTART-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。" M0 d6 S; I6 Z9 A& ~
其他的部份確實有問題，我會修改。
* S, O! c8 p# E. \7 @+ }" t% g) I! }7 H) ]
不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?" M: c/ m: j5 e; y/ R
我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
, ^; ^! s" W5 n, l, dbaker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
$ z6 t$ p! T- |0 d  S謝謝
作者: jerryyao    時間: 2009-5-25 10:35 AM
關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。% A2 M& G; }0 r8 K7 @- p
# V; |  G5 L. |6 w) h7 y+ K
此外我將此OPA接成反向大器，圖二，其中:
! Y5 z9 J% e/ h" I( n* }/ O1 Vrf : 10K
/ A) p3 q  W4 M$ o9 K9 F8 A7 Wrs : 10k
# E: g- y6 c- [. S% ^, Lvin : sin(1.65v 1.65 50k)
7 c: j) ]8 s0 d3 R& ?2 pvp : 1.658 G* }4 s& ^) E, w9 `8 a
模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
3 e: a! N6 \: Y# ~PS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
# J" _# |7 K/ D- y3 ^& ]8 k- m. E  新電路如圖四0 F2 p- [* |- c' z* v5 O8 h
謝謝
8 N" C" S; B0 x, K2 P+ f5 G
- u0 [, v0 [0 q+ M: D5 }[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]
作者: li202    時間: 2009-6-5 08:34 PM
反向放大的Vin與Vout相位也不對~~~~
( |. b9 ^7 I3 v& a* L' p0 k' S* b% G0 c- E5 L) m
你的偏壓電流不足以提供電阻的電流. C2 G. [6 s, a0 t6 x. h# z
1.65v/10k=165uA>>10uA
, Y  u6 p3 K. X) W. T& u只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係( X( x% ?* d0 s
( J: [! D& P3 ]+ k6 X2 M
不知道你的CMRR是怎麼取出來的& Z" u& u" h, m' O
可以將BIAS的電壓取固定值跑CMRR
作者: jerryyao    時間: 2009-6-8 10:11 AM
原帖由 li202 於 2009-6-5 08:34 PM 發表 . j  Z: {4 S, _8 S1 i0 d4 T, Z( Z( i
反向放大的Vin與Vout相位也不對~~~~
4 S# F; m4 y8 w# p* Y7 E# u  I) k# I
你的偏壓電流不足以提供電阻的電流. Y( @9 F! Q: m: t7 h! J+ X! `
1.65v/10k=165uA>>10uA" `3 h; p; C7 W1 Z
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係1 l+ u8 O  `/ N( u& m7 [

+ Y, {+ z+ s$ Z% Z7 t, J7 v不知道你的CMRR是怎麼取出來的0 g7 h$ e5 T* W" k8 ~
可以將BIAS的電 ...
& f7 O0 Z7 e1 k3 P9 f7 N$ w; J& {

! m- P% X+ s4 v+ a) @* G$ l& {$ T終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:) C  L+ J4 D) Q8 X
.param vdd_p=3.3& ?  c, x! u7 Y8 P+ g; `3 H/ a
vdd avdd 0 vdd_p0 i1 n% c& F) f, U) y1 \/ o
vss avss  0 02 z- g0 g2 Y! W# S' M& g0 {
VM VM VP dc 0v3 n; P" O3 a( Y9 Q1 M
VP VP avss dc 1.65v ac 1v8 O) s/ U5 ~; f
* instance of top module                                                      *
4 U5 a5 B5 @: a! q
/ F) s+ N) u4 T& J* i  zx1 OUT VM VP OPA% @2 j! A$ S. i* d* S# o
9 a8 ~( N# f6 J  @# p, {4 A$ g% w
* Sweep & Analysis                                                      *
1 \4 {0 G) W. B1 k0 A) @4 e" N.op
2 C) ?5 A. O2 Q& ^+ ?.ac dec 100 10 1000meg
! [' Y" s" `( U+ Y- n. W.probe ac cmrr=vdb(OUT)4 e4 b) _2 c7 `- S1 ?1 s
相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？
作者: simonblue    時間: 2011-11-25 02:59 PM
回復 6# jerryyao
$ D  S: `. {5 S4 i1 y9 n; R+ W2 f9 @. g4 d; r! X- ~
首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
/ I- @& r/ b" {7 q所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。
作者: freemystyle    時間: 2012-1-19 05:35 PM
尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的



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