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標題: p+ poly電阻圍nwell的用意？ [打印本頁]
作者: doc    時間: 2009-4-26 12:37 PM
標題: p+ poly電阻圍nwell的用意？
請問前輩...
! D' C! G& m/ b; }5 G一般在layout上...p+ poly 電阻要求外面圍一圈nwell主要的用意是什麼？
. u; J  ^$ r7 ]- s應該是要隔絕noise吧？其原理是因為n-well較深...所以隔絕效果較好？1 G: o* A  w2 B- y( R6 L6 s

! B( K  e" o- e3 t( a% }6 S) A外圍的nwell電位需接到哪裡？最高電位或讓他floating？% V. N. S& c  f7 j4 F7 z$ N5 t% y
這兩種接法有什麼效果上的差異？
作者: semico_ljj    時間: 2009-4-27 12:34 PM
确实是隔离noise效果好！
4 S1 }0 H. y& h- R接高电位！
作者: alai    時間: 2009-4-27 07:33 PM
一錠是接高電位嗎？接低電位也可以的，因為NWELL和sub之間有個PN junction。在zero bias的時候，仍然有deletion region ，也能有消除noise的作用。
作者: alai    時間: 2009-4-27 07:35 PM
還有一種接法是接在res電位較高的一端，當然，這樣接會引入寄生電容。這個要結合電路來考慮。
作者: babula    時間: 2009-4-27 09:38 PM
謝謝大大的問題,拜大大的問題,讓我又多吸收了些知識  thank you
作者: woailaopochenni    時間: 2009-4-27 10:03 PM
终于知道这样做的原因了，拜楼主的问题。
作者: semico_ljj    時間: 2009-4-28 08:36 PM
標題: 回復 3# 的帖子
接低电位收集noise效果没有接高的好！
作者: andyfan66    時間: 2009-4-29 08:49 PM
我想知道外面圍一圈NWELL
( c) ~: m( w* h8 \' O1 L, Z
. A- ^" u0 [0 m  _, g' d4 k是指外面圍一個中空的nwell，而里面圍著的PPOLY還是放在P-SUB上
* }, b" V6 Q* U. ^3 z/ C
8 {' H0 D. ~) r) v+ h  V還是指這個p-poly電阻是畫在nwell里面的？
作者: trustrain    時間: 2009-4-30 10:18 PM
標題: 回復 7# 的帖子
我猜...Nwell接低電位應該會有電位差問題，造成效果沒有接高電位好，1 k- m! Z; J- _; [" a
或是沒有效果...
作者: skeepy    時間: 2009-4-30 10:34 PM
蓋整片的nwell，有時對特別的poly電阻會這樣劃，當然poly電容
/ t5 @: |! C' z$ _, B也會，若接高電位的話當然也是接純淨的power。
作者: ecalfs    時間: 2009-5-2 03:49 PM
建議接乾淨的高電位,一般是接analog power .......
作者: alai    時間: 2009-5-5 09:28 AM
標題: 回復 8# 的帖子
畫在NWELL�面，就是你畫的下麵那個圖所示。。。。。。。。。。。。。。
作者: alai    時間: 2009-5-5 09:35 AM
原帖由 trustrain 於 2009-4-30 10:18 PM 發表
/ [% e4 C" y9 u. {4 T: `: |我猜...Nwell接低電位應該會有電位差問題，造成效果沒有接高電位好，
2 ?8 x; b/ `; E& N3 [' Y或是沒有效果...
( q0 T: A- V4 g% Q. n- b7 h

! n, S. I. b! ^6 v5 u兄弟：; G/ f! Q! z0 Y* \
2 e9 R6 S% e% c7 p8 d" M5 f7 i: X
沒有電位差的問題，因為metal和si的接觸電勢差和PN結的內建電勢差剛好相反大小相等而抵消。接地電位的方法沒有接高電位的好是因為depression宽度没有接高電位寬。
; z% V0 x$ M8 e3 @5 I
, E8 [/ A, ~. a4 Q: V4 D( Q. n使得消除noise的能力變差。但是，接高電位需要安靜的電源，有時候這個並不是很方便能得到。
作者: andyfan66    時間: 2009-5-13 01:52 PM
原帖由 alai 於 2009-5-5 09:28 AM 發表
' o  ]) g% W0 A' q8 ~; S畫在NWELL�面，就是你畫的下麵那個圖所示。。。。。。。。。。。。。。

+ Z4 Y0 u, t, f; R: ~! ~3 u8 {, z& L4 U# S. I9 A7 o" s6 O+ B
. x( Y9 P+ H& R1 y* w* y
如果是劃在NWELL里面: B! E5 Q% N* I# u: R9 c6 u

6 c2 b- u7 M3 t哪我的看法是，雖然有隔離噪聲的因素在里面。但是更重要的因素，要去看FAB的layer generation file了，很多時候，由于不是所有的層次都是畫出來的，比如LDD是靠幾個drawing layer產生出來的。! k' {4 \1 J0 T8 f: j
所以畫在nwell里面的ppoly電阻和劃在襯底上面的pploy電阻的阻值很可能是不一樣的，這個和FAB有關，而這才有可能是制定這條規則，讓ppoly電阻一定要放在nwell里面的重要原因。8 b0 ?$ s; e, a7 s6 w

# w7 F3 c1 d- b+ ~  G至于噪聲，如果不是高頻的應用，由于ppoly電阻是放在STI上面的，哪么厚的氧化層，那么小的電容，所耦合上來的噪聲，我認為和電阻本身的噪聲相比，是微不足道的。
作者: chibijia    時間: 2009-6-4 08:11 PM
因为一般我们都用psub，为了实现电阻隔离，比如说隔离噪声什么的，用一个nwell，nwell还有一个作用就是在上面可以进行cmos器件制作！
作者: winnie22    時間: 2009-6-4 10:07 PM
我也覺得是避免SUBSTRATE NOISE COUPLING的考量..
作者: lightsun    時間: 2009-6-11 12:19 AM
又吸收到了一點知識3 U2 B4 x' H) [/ T. ?
感謝各位大大的解說 " r4 }5 L, v) Q, G
哈哈推推推推推推推推推推推
作者: tuohong    時間: 2009-6-24 02:58 PM
发表下不同意见哈：
$ g' [. l+ I, R0 P
; K* I: X/ d0 b6 p: Z我认为应该接低电位，但是一定要从pad直接拉过来的低电位，就是因为高电位很难找到，如13楼所说。接高电位，弄不好隔离环变成干扰源啦……
作者: lnxmj    時間: 2009-7-8 09:57 PM
標題: 隔离衬底噪声的作用
隔离衬底噪声的作用，你图形中华的用中空的 nwell，个人认为没有什么意义。
作者: IamJake    時間: 2009-7-10 03:25 PM
不知道这样做有没有作用，其实最好能做个版本对比验证一下！呵呵。
作者: alai    時間: 2009-7-13 11:32 AM
NWELL接地的话，要特别注意衬底去偏的问题（sub debiasing)。如果Psub-Nwell PN结正向导通的话。会向衬底注入大量少子。引起更多问题。* A! G1 {( X6 c" ~3 M
可以参考《The Art Of Analog Layout》13.2.1节。
作者: lnxmj    時間: 2009-7-27 02:34 PM
標題: 隔离沉底noise。。。。。。。。。。。。。。。。。。。
隔离沉底noise。。。。。。。。。。。。。。。。。。。。。。



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