Chip123 科技應用創新平台
標題:
VHDL 初學者問題
[打印本頁]
作者:
matmat
時間:
2009-4-4 05:49 PM
標題:
VHDL 初學者問題
想COMPILE一個簡單的latch circuit
3 l9 Y/ B! W2 p* i$ H+ }
1 \$ j* T) z- Q, n
先execute了每一個file
! |2 Z c* t5 {* G" p5 e0 n
(如附件中, 3個file
' J- u' Y; G5 v: d! _
latch.vhd
+ k; G7 i8 ?3 l8 U8 e
tb_latch.vhd
: ~) |/ d$ Y, B- i
cfg_latch.vhd)
" v' ~$ \; H3 ?. }2 j
都沒有問題,
6 o: e0 @' ? ?4 V
可惜到compile那part就出現問題(如下)
0 L( H$ B3 A, L" j" V* P% m. ]: s b
有沒有高手可以幫我解釋?
# a+ R- u7 U% B4 j2 e
3 b [2 P* }& H) }3 H2 R6 u
Cannot find specified design unit (TB_LATCH) to elaborate.
9 |. N1 m$ X, j9 ^- G% S! U
Please ensure you have specified the correct design
% Y; w+ d5 F2 s, n
unit name and that it has been analyzed into the correct
0 Q3 B) R3 _- _- x9 |
VHDL library.
作者:
spring69393
時間:
2009-4-5 01:54 PM
tb_latch.vhd 應該是這個有問題吧，你先移除掉試試。tb檔通常是模疑用的，先試試行不行吧。
作者:
shintom
時間:
2009-5-18 04:59 PM
裡面主要的檔案是latch不過建議名稱改成D_latch，因為code內部宣告的名稱也是D_latch最好是設一樣的，tb_latch是test bench用來跑模擬的，cfg_latch看起來沒啥用處，希望這些建議對VHDL有初步的了解。
作者:
roger7313
時間:
2009-6-8 05:41 PM
tb通常是指testbench
' f: J2 [ v1 w% `7 H/ H
如果你的設計只需要電路的話
0 D9 Y; b- O; E! \" `- C. `6 J
通常在編譯時不需要將此檔案加進去
" S3 Y8 Q9 S. ?( }- z# f8 G( u1 _
只需要原本的entity就行了
歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/)
Powered by Discuz! X3.2
# a+ R- u7 U% B4 j2 e