Chip123 科技應用創新平台
標題:
類比電路特性
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作者:
uurtu666
時間:
2008-1-11 12:07 AM
標題:
類比電路特性
請問各位前輩,我是剛進入ic layout不久的菜鳥,畫類比電路時有些電路型態不是很熟,例如差動對的對偁性等等,有沒有哪些書籍講到這些相關知識?
3 y3 @ {- [! R4 x# p! C- Q8 A
一個via的阻值約多少?power line的寬度要如何取決?
2 ~1 d+ j' Q/ u8 Y6 {- P- M
還有另一個問題,就是p type的電阻需要圍n gardring麻?
作者:
vjc5
時間:
2008-1-11 08:44 AM
有一本畫layout的經典書
' [ H1 N6 M& \: ]. i; D8 r3 n/ x
The art of layout 記得是這樣錯了請指教
! f; x+ Y$ H* w2 c8 j
至於類比layout不僅僅只是layout的責任
: |4 \2 z: g5 {' D& k: Y
designer必須說清楚power line寬度. 這關係到電流的密度
作者:
daidai
時間:
2008-1-11 09:00 AM
via的阻值, please see foundry's SPICE document or PCM spec. document.
. ~( }# o6 {/ c6 j- x; H- K
power line的寬度depends on current density, IR drop, noise immunity, etc...
}* e& n# D; D$ @5 @
p type的電阻, diffusion type has better to have N-guardring, poly type has not.
作者:
ynru12
時間:
2008-1-15 11:48 AM
VIA是能打滿就打滿(在這裡地方工作，他們經理告知我們的）
- u3 g4 }9 j# r3 l# v
像line的寬度，你要問RD，這些是由他們來考慮的!!!
$ t( c. O- u9 ^4 Z, x
所以像line的寬度，通常拿到電路時，都要先問RD，而不是畫好後在問
作者:
uurtu666
時間:
2008-1-16 11:35 PM
嗯嗯,像line的寬度我是有問過別人,他說1um的線可負載0.8ua的電流
作者:
yhchang
時間:
2008-1-17 12:24 AM
標題:
回復 1# 的帖子
contact 能打多少就打多少
y* T G7 K. i) F$ B
在 M1以上 考量到的是電流密度的問題(比如 有一個 5mA的電流要由 Metal1 流向 Metal2 結果你在 M1/M2之間只有打少數幾個
7 D' Q2 t9 o3 `' C- l
contact,有可能會造成太大的電流會一直灌那幾個contact, 造成electron migration, 也就是 contact會整個燒斷. )
$ k0 G `* p) e6 W5 S, k% i
m) O. y- B" s2 \ E2 b
因此 一個contact有一個可承受的 電流量, 不同的製程廠都會有不同的規格
7 k3 O6 ~: w% K( v6 N3 h4 \: X( ^
如果是 M0(Poly) contact , 除了 電流密度的考量 還可以降低 well與substrate的電阻
; J8 O; n, k& w+ }
防止 Latch-up效應發生 . 因此 contact打多 只有好處沒有壞處, 只是Layout Engineer通常都會偷懶
. b8 {9 g. v1 `% _- O! ^
我想可能是因為 他們不了解 contact打的量的多寡 對整個IC的影響是什麼?
6 n0 P& [& S% k# [. t/ ^, m
+ F/ |: p& l9 [, u
至於 M1/M2 power line的寬度 M1/M2 每um寬可以忍受的電流 同樣每個FAB廠的規定也不一樣
: N2 s$ ~: s* f( D2 I- E
大概是 每um寬 可以忍受 0.5mA到1mA不等的數字
( ~- Z. w9 C+ V) ?1 U, Y
每條線上 通常會流多少mA的電流也只有做這個電路的人才會知道, 所以自然是要由 RD來給定
9 K' w9 h. J& t/ J5 S
Layout 工程師負責畫, 寬度給太窄同樣會有 Electron migration的問題.
" b4 [8 P6 \' B# Z/ k% `
' E% f" H( A# }& o. t! ^* |: l
[
本帖最後由 yhchang 於 2008-1-17 12:27 AM 編輯
]
作者:
111qqq
時間:
2008-1-17 05:13 PM
agree with #1 & #6
4 a- q/ M7 w2 M4 T! A- W+ X9 ?
; P; d6 o/ N) p7 M6 V
There're many people have wrong concept.
4 b6 K: e7 o |' \2 x
why don't you see the designrule???
/ N5 x5 [0 Z3 G5 w! u
they describe in detail.
5 _, d+ m. l8 B" }: X% S7 s
no need to ask RD
作者:
qpau
時間:
2008-1-17 09:05 PM
Layout的時候design rule文件是很重要的,
2 o5 l1 n; w* {5 G. }
很多需要參考並且遵守的資訊都在裡面喔!
作者:
yoyo20701
時間:
2008-1-19 06:36 PM
喔~~原來是這樣唷~~多謝謝大大的經驗分享~~謝謝唷~~感謝
作者:
kyyyyyykimo
時間:
2008-1-22 07:33 PM
標題:
不錯耶！
我看到上面大大的回答真的很好耶！
" p4 a' x0 I& d$ y1 f1 Y
不過因為Latch up會因為Contact的多寡讓它不會發生的情形
3 a9 m* l u0 M- n1 B" p
但是Latch up在跟ESD的情況下，如何去取得好的Contact確實是很重要的方針
6 ?4 @1 a, y# Q$ |" E7 ~
我看過其他資料，Contact的多寡會造成ESD很容易觸發，一樣會是會造成IC Failure
# ^, }/ h$ J `, c
因為Latch up越好，同樣的ESD的效能就會影響到。
" l9 E- z. K1 n! v8 x' I' f
* f6 i: X" ^" G* _; N
這是上課的資料，如果有錯誤麻煩各位多多指教！
) I' ^! R, X$ l6 N. R$ N8 H% m% L
謝謝。
作者:
kkk000777
時間:
2008-1-22 10:44 PM
*latch-up 現像，是形成 pnpn or npnp 造成的吧
/ E5 z8 b4 L; X
所謂的contact 應該是substrate contact
1 i6 n0 s: q3 S& X, P, S( K
那是降低body 的電阻，使得電晶體不容易開啟
" I: e$ f# Z5 H9 D5 a) Q) h
其實只要合乎rule，基本上已經足夠了，除非是大電流的driver
4 h$ ^% h; }# I$ J0 U* b
那就需要拉開距離，加上gard ring 才保險一點
2 j' G5 N- h1 q% n9 J
% u" K! L, ?3 g) }/ U* Q3 C; ?/ z
*p type 電阻......
; y6 K# ]) E, D7 e. P4 g
p+ or p- ???
" b( u9 R6 s4 ?' \: K
應該不是p+吧，呵~~~~~
' n3 C6 ]: S5 J- q, W$ T
假設是用p-(應該是well吧)，注意一點，電阻性的元件會有壓降的
- M: \. N, N; Y; `4 e% w
well to well 的rule (不同電位的)應該較遠吧
$ y" B, g6 C( k" k5 g& ^9 a5 `7 ^1 B, ^
那是為了防止形成寄生的電晶體(pnp)
( n# b7 w% I4 r1 J$ \3 c# s8 ]
如果圍上gard ring (n+)，等效於將寄生效應消除(base connect vdd)
- y8 y0 b& O: d8 z) f
ps.我也會圍gard ring ，但絕不是上面的理由，是為了防止noise 干擾
, g0 b0 Y, V) s& K. r
3 X5 G) }$ A2 P/ Q1 P! T9 b5 i2 R
*esd .....
1 K; i' ?+ u5 `" X5 x+ z. I
Latch up越好，同樣的ESD的效能就會影響到????
" z" C8 Y& }$ e. d+ M
不太了解這句話的意思
' @( M! I+ T4 U. h" C( l+ W# i
這邊指的ESD是針對 i/o pad 嗎??
作者:
uurtu666
時間:
2008-1-24 11:56 PM
大電流的driver,當我們在layout時,以一個array 4*4的方式去做,那為什麼不可以直接把每個mos的poly 以poly連接起來呢?
$ S4 g3 I+ [# p3 k
我看的是把16個mos各自打上poly contact然後再以matel連接起來,請問這是為了什麼?
作者:
yhchang
時間:
2008-1-25 02:17 AM
標題:
回復 12# 的帖子
在此說說我的看法
3 T: _5 p! z7 C& M3 S! s
用Array 4*4 是為了 Layout上 對稱性的考量 避免光罩曝光時即使有偏移,不管是往上下或是左右Shift
! L+ ?, P, E! E) ~9 z* q6 d' M
16個MOS的元件特性偏移基本上會一致. (降低Device mismatch)
( }, K2 \# H% s: z0 ~9 F4 n
不用Poly去接 是因為 Poly 電阻都非常的大, 比Metal電阻大很多 你雖然Layout 16個MOS finger, 實質上那只代表一顆MOS
( r+ l- E" B! D0 C
電路設計者並不想要 電阻參雜在其中 只想要一個Pure的MOS
, K3 b, M1 m* k
如果 MOS之間都還有串聯Poly電阻的話 這樣就不是原作者想要的一顆大Driver的MOS了.
) b" l8 x8 I4 n2 F+ _" `( ?% L
, l V2 q( h! u$ w* M" L
此外把一個大Size的MOS Layout成 很多個MOS 還可以降低Process Variation
K; H% ? Z/ u# F2 ?0 ~' F
比如 你要Lay W/L 320/10 就可以拆成
& r0 U- p# U( R* U9 b
16個 20/10 每顆MOS在製程上 有些 Width或Length做出來會 +1~5% 有些會 -1~5%
% ~5 t% f# ?( d6 u
(在此製程的變異程度是假設值,每家FAB的MOS,R,C variation程度應該都不太一樣)
; J/ i1 l3 E F0 n2 o& y) `: O7 t' @
16個MOS 每顆MOS 有些 W/L 變大 有些W/L 變小 加加減減的結果 製作出來的Hardware
) `' X5 f3 b, w: Q' X
會比單純只 Layout 一個超大MOS 會來得更接近 W/L 320/10
5 H8 O8 I7 v+ |8 T: G% s
" J8 B$ E' s, l; N7 A
[
本帖最後由 yhchang 於 2008-1-25 02:26 AM 編輯
]
作者:
小緯仔
時間:
2008-3-18 01:32 AM
contact能多打就多打
5 l- a% S2 J- \
這樣子電流的效益會比較好
作者:
hsn99
時間:
2008-4-2 11:06 AM
可以請問一下PCM的全名是什麼嗎?...
) @) `/ R7 D" ?) l6 n
感謝~~~~~~~~~~~~~~~~~~~
作者:
sze888
時間:
2008-4-18 12:31 AM
PCM: Process Control Monitor, 它對應了SPICE parameters 的typical value and corner value..
作者:
black88leon
時間:
2008-12-2 01:00 AM
加gardring是來保護電阻的阻值，項限在你在畫電阻透過電阻係數表來計算電阻阻值，能的話 它的w (寬度)能w=2是最佳的，因為他在製程的時候，會侵蝕掉它的阻值，搞不好你拿到是2k電阻 透過製程會變成1.8k或1.9k的電阻，就是因為他在製程的時候被蝕刻掉，所以能的話 加gardring 或 Gummy是比較好和用matching做法也比較好
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