Chip123 科技應用創新平台
標題:
類比電路特性
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作者:
uurtu666
時間:
2008-1-11 12:07 AM
標題:
類比電路特性
請問各位前輩,我是剛進入ic layout不久的菜鳥,畫類比電路時有些電路型態不是很熟,例如差動對的對偁性等等,有沒有哪些書籍講到這些相關知識?
" e, ^2 W. A( g, S
一個via的阻值約多少?power line的寬度要如何取決?
, V; H6 H! B2 s' L
還有另一個問題,就是p type的電阻需要圍n gardring麻?
作者:
vjc5
時間:
2008-1-11 08:44 AM
有一本畫layout的經典書
& O& ~0 T" A e
The art of layout 記得是這樣錯了請指教
- }" |& X, v- O/ \2 H0 ]4 Q3 t
至於類比layout不僅僅只是layout的責任
: _8 U0 H4 n$ b& e; c/ T
designer必須說清楚power line寬度. 這關係到電流的密度
作者:
daidai
時間:
2008-1-11 09:00 AM
via的阻值, please see foundry's SPICE document or PCM spec. document.
7 ?- [3 N" v% w) ^4 K! b9 p
power line的寬度depends on current density, IR drop, noise immunity, etc...
A6 M) y$ e I2 o2 t" Q! o
p type的電阻, diffusion type has better to have N-guardring, poly type has not.
作者:
ynru12
時間:
2008-1-15 11:48 AM
VIA是能打滿就打滿(在這裡地方工作，他們經理告知我們的）
* u4 K$ ~9 r( n( B
像line的寬度，你要問RD，這些是由他們來考慮的!!!
* ]5 n' |3 N( w
所以像line的寬度，通常拿到電路時，都要先問RD，而不是畫好後在問
作者:
uurtu666
時間:
2008-1-16 11:35 PM
嗯嗯,像line的寬度我是有問過別人,他說1um的線可負載0.8ua的電流
作者:
yhchang
時間:
2008-1-17 12:24 AM
標題:
回復 1# 的帖子
contact 能打多少就打多少
2 O/ \9 s+ Q; J, O' R
在 M1以上 考量到的是電流密度的問題(比如 有一個 5mA的電流要由 Metal1 流向 Metal2 結果你在 M1/M2之間只有打少數幾個
% y9 g% _5 ?, M: U- e" Y) e# o
contact,有可能會造成太大的電流會一直灌那幾個contact, 造成electron migration, 也就是 contact會整個燒斷. )
. s+ i" |8 Z0 M1 m' D
5 R& N! Y' L/ W$ m W+ A( g
因此 一個contact有一個可承受的 電流量, 不同的製程廠都會有不同的規格
1 A( C& D3 V0 {( }
如果是 M0(Poly) contact , 除了 電流密度的考量 還可以降低 well與substrate的電阻
( x2 C5 Q* z& }
防止 Latch-up效應發生 . 因此 contact打多 只有好處沒有壞處, 只是Layout Engineer通常都會偷懶
: h( m( g0 r, h' q$ C
我想可能是因為 他們不了解 contact打的量的多寡 對整個IC的影響是什麼?
' D! _8 M, l2 j" B
% G0 Z# l' z& U$ @: A* l# u* E
至於 M1/M2 power line的寬度 M1/M2 每um寬可以忍受的電流 同樣每個FAB廠的規定也不一樣
i k* v0 f! a
大概是 每um寬 可以忍受 0.5mA到1mA不等的數字
; R( M* } Z0 o7 O) L8 h- @
每條線上 通常會流多少mA的電流也只有做這個電路的人才會知道, 所以自然是要由 RD來給定
( D; f$ s5 ?( t/ ?
Layout 工程師負責畫, 寬度給太窄同樣會有 Electron migration的問題.
5 n+ ^5 ?+ N5 j! a$ [5 \9 V) j; g- u. T
- T7 z7 G1 S+ U( u* d! L
[
本帖最後由 yhchang 於 2008-1-17 12:27 AM 編輯
]
作者:
111qqq
時間:
2008-1-17 05:13 PM
agree with #1 & #6
! B. A. l* K5 y [& A
' Q; k1 `0 ?! N$ `& _
There're many people have wrong concept.
3 _* H9 z7 f# {% p) j
why don't you see the designrule???
) l4 k _$ W& _# j0 r
they describe in detail.
7 l z: h: T5 }6 ]/ D+ @
no need to ask RD
作者:
qpau
時間:
2008-1-17 09:05 PM
Layout的時候design rule文件是很重要的,
q3 Y$ `) T7 ?% Y0 U" N M
很多需要參考並且遵守的資訊都在裡面喔!
作者:
yoyo20701
時間:
2008-1-19 06:36 PM
喔~~原來是這樣唷~~多謝謝大大的經驗分享~~謝謝唷~~感謝
作者:
kyyyyyykimo
時間:
2008-1-22 07:33 PM
標題:
不錯耶！
我看到上面大大的回答真的很好耶！
/ H* I8 ~% q. {$ X: \# ~' g
不過因為Latch up會因為Contact的多寡讓它不會發生的情形
6 o: u z+ f# o6 j
但是Latch up在跟ESD的情況下，如何去取得好的Contact確實是很重要的方針
* m L9 U) C+ ~
我看過其他資料，Contact的多寡會造成ESD很容易觸發，一樣會是會造成IC Failure
3 a7 m* d# q( N5 r5 P
因為Latch up越好，同樣的ESD的效能就會影響到。
: G! O# z& @' ~. g I& x+ q* _
# D" u+ b5 d$ p u, J" p: i
這是上課的資料，如果有錯誤麻煩各位多多指教！
( T% ?6 C R# V( {+ j
謝謝。
作者:
kkk000777
時間:
2008-1-22 10:44 PM
*latch-up 現像，是形成 pnpn or npnp 造成的吧
2 u) o w3 p3 }3 J2 n, {
所謂的contact 應該是substrate contact
P# W0 \1 j8 P1 L% H9 O
那是降低body 的電阻，使得電晶體不容易開啟
; s6 t0 L/ U D& \
其實只要合乎rule，基本上已經足夠了，除非是大電流的driver
; u, G. [1 l4 [/ c" p
那就需要拉開距離，加上gard ring 才保險一點
* L# [0 z8 w, e& b( R' }5 ]" @! q
3 \* P+ _# U' H
*p type 電阻......
O; v' A4 T$ H5 z* A
p+ or p- ???
* `6 \ i+ k1 h5 S% f
應該不是p+吧，呵~~~~~
, @3 u: A) y0 t5 D+ h7 ?# S" o
假設是用p-(應該是well吧)，注意一點，電阻性的元件會有壓降的
% V+ M9 a6 t( U& T3 M' J! j6 D
well to well 的rule (不同電位的)應該較遠吧
: w8 w/ b" ~0 @- {. ~( ]% O6 K
那是為了防止形成寄生的電晶體(pnp)
' `, b, D4 A* ~/ N1 u2 M- v6 Z5 @
如果圍上gard ring (n+)，等效於將寄生效應消除(base connect vdd)
8 c( I$ W% H. X/ @8 }4 I4 H) U
ps.我也會圍gard ring ，但絕不是上面的理由，是為了防止noise 干擾
$ K/ Q4 {% w: a7 F. U) b
! D: I5 s3 a/ p& M8 H$ n9 J- @
*esd .....
8 X+ W. @3 L6 \5 `' o, S8 m
Latch up越好，同樣的ESD的效能就會影響到????
. n# }7 w9 O* [( F$ Y. ^9 P, C7 ?
不太了解這句話的意思
1 i8 R* ? b, P e" U9 A0 Y ?
這邊指的ESD是針對 i/o pad 嗎??
作者:
uurtu666
時間:
2008-1-24 11:56 PM
大電流的driver,當我們在layout時,以一個array 4*4的方式去做,那為什麼不可以直接把每個mos的poly 以poly連接起來呢?
" H/ Z# i2 M. L$ C$ m& U( v
我看的是把16個mos各自打上poly contact然後再以matel連接起來,請問這是為了什麼?
作者:
yhchang
時間:
2008-1-25 02:17 AM
標題:
回復 12# 的帖子
在此說說我的看法
7 w+ R+ d, ~$ d! O5 U3 C6 D
用Array 4*4 是為了 Layout上 對稱性的考量 避免光罩曝光時即使有偏移,不管是往上下或是左右Shift
* _' G2 P" e, J) [: y: a5 S
16個MOS的元件特性偏移基本上會一致. (降低Device mismatch)
7 ^# P T( `, A# a
不用Poly去接 是因為 Poly 電阻都非常的大, 比Metal電阻大很多 你雖然Layout 16個MOS finger, 實質上那只代表一顆MOS
7 S0 s9 R0 {% ~0 l- N
電路設計者並不想要 電阻參雜在其中 只想要一個Pure的MOS
0 x# M+ ]5 z# d! J% |6 i
如果 MOS之間都還有串聯Poly電阻的話 這樣就不是原作者想要的一顆大Driver的MOS了.
1 V& B3 g: @) s0 x
( u7 E' n ^' ^$ V2 v0 N9 O( e
此外把一個大Size的MOS Layout成 很多個MOS 還可以降低Process Variation
7 a5 v- `% |5 u. q4 u
比如 你要Lay W/L 320/10 就可以拆成
* @/ j) H% s! N% h* _7 [. B) Q
16個 20/10 每顆MOS在製程上 有些 Width或Length做出來會 +1~5% 有些會 -1~5%
- s3 Y$ i5 `) m- G7 G
(在此製程的變異程度是假設值,每家FAB的MOS,R,C variation程度應該都不太一樣)
- n; B$ z& F! m* x
16個MOS 每顆MOS 有些 W/L 變大 有些W/L 變小 加加減減的結果 製作出來的Hardware
/ q6 f" ^8 x* M# B4 d% Z0 Z% u
會比單純只 Layout 一個超大MOS 會來得更接近 W/L 320/10
0 i9 j+ N& Z: ~. H
" M$ B8 H$ @6 S. R- d
[
本帖最後由 yhchang 於 2008-1-25 02:26 AM 編輯
]
作者:
小緯仔
時間:
2008-3-18 01:32 AM
contact能多打就多打
4 b4 ]' g8 q2 Y, h
這樣子電流的效益會比較好
作者:
hsn99
時間:
2008-4-2 11:06 AM
可以請問一下PCM的全名是什麼嗎?...
) |. O( z5 t2 z1 O; A
感謝~~~~~~~~~~~~~~~~~~~
作者:
sze888
時間:
2008-4-18 12:31 AM
PCM: Process Control Monitor, 它對應了SPICE parameters 的typical value and corner value..
作者:
black88leon
時間:
2008-12-2 01:00 AM
加gardring是來保護電阻的阻值，項限在你在畫電阻透過電阻係數表來計算電阻阻值，能的話 它的w (寬度)能w=2是最佳的，因為他在製程的時候，會侵蝕掉它的阻值，搞不好你拿到是2k電阻 透過製程會變成1.8k或1.9k的電阻，就是因為他在製程的時候被蝕刻掉，所以能的話 加gardring 或 Gummy是比較好和用matching做法也比較好
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