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標題: 如何減少RC效應? [打印本頁]
作者: breaking622    時間: 2007-12-22 11:52 AM
標題: 如何減少RC效應?
小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!
3 |& I5 H% a- @, ]6 g# ^+ D
7 f4 l! s6 j  u& `所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.
% S: Z" @( L! f) S, v' \4 {- |1 {1 R: j
) ]5 @4 e* N. g0 r, N希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!
2 b+ k7 @8 v2 W$ ^( \5 Y5 w0 F) P$ {% q
謝謝!
作者: edengod    時間: 2008-1-11 06:13 PM
沒給你的 BANDGAP 的電路 及 Layout
1 E5 L! Q0 T$ ~8 h  ~很難知道你的問題在哪邊' `* l; {7 I1 ?! {, x" U7 ~( s
* W* v2 W! M8 {! @% v1 x
若方便  請 PO 一下吧
作者: u9513349    時間: 2008-1-16 04:09 PM
還沒嘗試過劃混合的電路~; m7 L- J4 u1 ^5 P( I* A

$ N& o+ x* x9 S" [不過之前上課老師說盡量能把METAL能簡短就短~
& ~2 q! x% E& r( u  ~
- o% }# {& _" E因為METAL帶著許多的RC效應
作者: kf_chiang    時間: 2008-1-16 04:42 PM
bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.
作者: duckdh    時間: 2008-1-27 04:52 PM
儘量縮短彼此之間的距離,5 H0 T3 J: r: z0 D% h" _0 N
這樣有助於消滅額外的雜訊干擾,
8 Y5 N- ?) j, a1 [+ x0 ?: j越短越佳
作者: yhchang    時間: 2008-1-27 11:11 PM
標題: 回復 1# 的帖子
我覺得可以用一個簡單的方法
3 C! u( ?2 U2 H$ B: G0 p% K2 O: U就是把你的Bandgap的LPE檔案拿出來看
& P& j7 }% Y& \3 r! O1 {0 j把寄生電容排序一下
" w1 I: q  Y) l. V% v' ^2 z/ r2 }+ j7 a再把寄生最嚴重的幾個點拿出來看; Y! G+ j; h8 C: ^; J5 r% j
看看寄生效應最嚴重的點是在你電路的哪些地方?7 P) x9 q# w. Z) N& L0 b& S
其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
( |" z. Z6 |* t5 j. A: A3 P4 y3 }( E或OP附近   相信都會對你的Bandgap 它整體的Performance+ f% ?+ ~, \0 l3 G  D
造成很嚴重的影響5 z5 `$ G" C6 |* W+ m: ]# O
然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
2 O4 l# K, H1 s% ^+ iParastic Capacitance
, b( A3 U! A) x9 ]- ~4 d" B3 {& z) Z0 K1 H+ b
[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]
作者: breaking622    時間: 2008-1-28 08:39 PM
這是我的電路圖和LAYOUT圖.
: e2 G" @+ a4 E6 u. j! U" }9 z  g4 R0 v9 {4 E+ [# `; K

2 l0 D0 D9 g) v9 L( `3 r我有想要看LPE,不過我看不出來他的排序.4 A- h) U, ?  O

  E2 b2 K/ t/ b! C( x. V' y; q謝謝各位高手給我這麼多建議~~
作者: edengod    時間: 2008-1-31 04:37 PM
看過你的圖了
1 @' h9 k  e* P$ B; C; @$ u" l1.BJT 上線太亂了   3條線  卻拉了很多不必要的線. J& S/ E( Y+ `$ a& j& [
2.在圖中間 CAP 跟MOS 間的線交錯太多了' H" a  c- `. F% Z4 O
3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
. [6 i  G" u% ?; y& J4.電路圖 也不是正確對的 0 A6 x8 }+ o7 R' v6 X
5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
* a  G. \* O, ]3 z5 x4 Y) Q' h6.你沒說哪個 RC 不好   我只能猜 VREF
4 r( H9 x# e5 r, _( o7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線 , v3 F( N! S2 k* }7 }8 x
你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長! f* m( H6 K" X& w9 g" A. I% c6 J
我認為你標 M2 的為 NMOS M1 的是 PMOS ! s# D; P4 Y1 H( g) W
若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
- j  r8 d: h8 P6 n跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝
作者: breaking622    時間: 2008-1-31 10:37 PM
標題: 回復 8# 的帖子
1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.: ?; K1 s0 n8 t  @
請問大大有什麼可以建議我去修改的呢?
8 }1 G. B7 \1 g
' n, ?- w% O0 I; |6 _0 N, H2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?
/ j6 ~$ [- b. k2 M) A( H3 r0 k5 n* m. K, Y4 P: `
3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
( Z! F1 ?+ r& @, c) i: a& W: ?所以上面的元件都沒有尺寸.
+ b& a" }& U' q4 |! `! Y% m& y: o* M) J8 L, L4 i
4.電路圖不是正確的是指??這個電路圖沒有任何功能??
. a9 ]2 o; \6 f. T& d  o3 }% l4 B2 d; u* C9 j5 r0 f
5.VREF是再電阻的第二根! L% w) z8 j9 P+ |
4 m' ^% O9 \% e, w+ e& {. Z8 b
6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
+ b. e  n/ P$ K2 ^0 o  所以小弟我也不知道哪一部分的RC效應比較嚴重.
, z& ?& f! v6 u我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
* Z' N- l7 O  v: E2 N不過我不知道該怎麼去找那些是在佈局圖的哪裡.
: _; G' E) m  Y  [. D1 U$ u5 ]
, k6 L9 [: ?7 h" T, B- M) q7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.* g' o" c; c0 _7 z9 h2 L) k0 G

0 J3 ?8 Y$ @! F1 i& B/ ^% c3 z8 r* p, g
謝謝大大的解說!!
作者: breaking622    時間: 2008-1-31 10:40 PM
標題: 回復 6# 的帖子
想請問大大~~~~該怎麼看LPE檔裡面的電容排序??
作者: yhchang    時間: 2008-1-31 10:51 PM
標題: 回復 10# 的帖子
做完 LPE 之後    能過LPE就表示LVS也通過了+ _. M* d% l; F9 ]8 K
這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號5 k% U6 f6 g, u/ G1 P
應該會是以 Hierarchical 形式 呈現
. j; p- j* ?1 F/ i4 T
4 ^5 R. s) ~8 W. c* E$ y9 B. N以Calibre來說  會是這樣的格式' {& }, x6 n4 n# Z! P- s

% ^- m5 Y% |% A2 ?) h3 z寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        ; K$ O* x* V' E/ ]; q% g
c000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
3 F( s  M# H3 l6 g% Y- Jc000012346           xsdctl.xyctl.rba0              vss                8.50ff
% ]  }9 G' H( C/ B  H....9 u5 z" N7 V2 B; G9 C/ K5 M& u
6 ^3 q7 I9 _+ l" _) z  z* I/ N. {
這裡的節點AB可以是/ C# Q2 ?: m1 j) ~& X; g
可以是某個點對VSS的電容# S. e$ F+ d9 c/ e% v& R( m+ D
也可以是兩個點之間的 Couple 電容
$ }4 r, ~# m6 O" {7 x4 u0 f7 O( g
* f- l1 F; _- W. s) R& X不知道這樣有沒有回答到你的問題1 g$ a' T& g" E1 P  ?( S
如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
; q$ I* q, A+ P. M0 ^你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值
作者: yhchang    時間: 2008-1-31 11:00 PM
抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||9 _6 |% V, L6 X' X

, h" B$ S0 `6 l, {* z我印象中 Calibre 有三種抽取方式3 c, y7 F& o  F* X" d9 d8 W" r! P
* T( x4 Z3 t5 Z4 d/ Y
1.  Lump' S5 K, Q2 C' [3 _" @
2. Distribute
4 e& ]9 P" _: z* o% p4 Z7 H1 j3. point to point8 y/ b* W( y0 m( Y6 X+ r
* g9 f( G. A# W" [  S
選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
$ f9 s7 B% ^: D2 `所以會看不到該節點的 total 的寄生電容
1 O( i6 E, C0 V$ `5 V# j+ K9 U: {5 D$ P& z
選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
& H$ X2 Z. ?, `) E9 M" M0 E/ K選第三種  除了 RC Pai-model之外還會有 couple電容出現.2 p9 _3 E+ F- ~# C8 _
* i4 w( l/ `* s+ U* w+ r4 U5 z
所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
, Y: T9 I  x) ]  C4 C各層的 square電阻 自己model就可以了.3 {" I: C' U4 J% r4 Y

8 m% X: u) c# o- z- ^+ c! T選擇第一種抽取方式 得到LPE之後   在把電容值做排序
3 e" n- B9 s3 r3 h& s" `sort -n +2  lpe_file  >!  new_file
; h+ a8 Z5 W$ e* ~5 o就可以看到  哪些節點比較 Critical了! B5 B9 V5 c- s% X( w7 Y7 m
自然就會明白 那些節點在連接的時候,  Layout畫得不好.
4 N$ k2 r' J! P5 Z" D8 F' T  @1 w- r% `
" c# o, Z6 ~4 f& U3 t" [& h7 b[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]
作者: minxia.lee    時間: 2008-2-26 01:53 PM
看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？
作者: 小緯仔    時間: 2008-3-18 01:19 AM
多注意matching還有少用poly來當導線& i+ c, Q& b9 n' Y
因為poly的阻值很高
作者: I1121MISSHONEY    時間: 2008-3-19 07:42 PM
多謝大家的分享心得( u) d  V( J1 N" Z
此類資料對我幫助很大
2 T7 f# q5 |3 ~$ o. r; e幸虧有你門分享可以讓我學到更多
作者: viasanviasan    時間: 2008-12-13 11:59 PM
蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:" n, D$ J2 K, |4 ^3 S, D
出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，3 L- b( Z& }9 a9 A
出Pin後的Path以砲管型Metal逐步加寬!% N/ h( ^, c' B& b/ l. z  x; J
並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，4 _+ k$ @( A3 X; w
最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。
作者: lnxmj    時間: 2008-12-23 04:59 PM
dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．



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