Chip123 科技應用創新平台
標題:
如何讓兩個速度不一的訊號同步
[打印本頁]
作者:
toxichucky
時間:
2007-12-19 10:15 AM
標題:
如何讓兩個速度不一的訊號同步
Hi,
7 _* T0 S- V( j( y3 T* `
我今天有兩個訊號，頻率分別為5KHz和100Hz，我得到兩個訊號後，需要作一些運算，但是由於速度不一，故可能會發生運算錯誤。
; z n/ N* A; C; O/ F
請問一下有沒有什麼辦法可以使訊號達到同步？
$ S3 @4 h; c+ O) p6 i9 R' y* `, \
我曾經想過又DFF，但是如果要用要加很多級！
2 U/ }0 |0 m5 S# T9 E
有沒有人可以提供相關的Verilog code，供參考。
1 R, M q" F/ l: I. c% H9 O6 w
Best Regards.
作者:
masonchung
時間:
2007-12-19 11:26 PM
把 5KHZ 來除頻 產生100HZ 訊號不就同步了嗎
作者:
kolong
時間:
2007-12-20 03:35 PM
需要考慮duty多少嗎...
# J. l, z9 E, C6 O' u" H: M/ h
5KHz跟100Hz是否有相對應的data要latch...??
作者:
toxichucky
時間:
2008-1-1 04:18 PM
我可能問題問的不好，在此畫個簡圖，希望可以有高手給點意見
1 w$ {8 B+ h) R0 I& O
[attach]2448[/attach]
$ \1 f. G4 y. m- [/ U
: j! L u0 S# I, a5 S# T/ j6 x
上面是速度較慢的訊號，下面是速度較快的訊號。
/ Y6 v6 y0 n. f: i( _4 c" L
我希望可以bit對bit作相加。
1 | U! r* g; }5 Z% z- _2 z
3 e0 U0 w- k5 T% r
& T* d9 Z; a# L
Best Regards.
作者:
chienping
時間:
2008-1-2 11:24 AM
數位同步可考慮用FIFO來做到
" t ~: r; }1 [9 e* `
FIFO: First In First Out Memory
" P2 J! G+ s, {6 A/ A
也可以說是要做到clock domain crossing
: o5 n" g% _( ^* i
! x. P6 l( L) P; {0 E" q
這個FIFO的設計要很小心，有很多時候會做出似是而非的電路，
7 d' n# T4 T+ ^* R3 k# M$ _) e
在testing的部份，也要注意，因為有很多corner case測不到，
Y' V8 @- w5 i4 ]/ k
FIFO和串起來的DFF是不同的，因為它要能夠告知傳送端FIFO內部的資料是滿的或是空的，
% b, a; a4 z( o; S% {2 I; y0 [
這看似容易，卻因為不同的clock domain而使得這個訊號會被誤傳，或是產生所謂的metastable status，
/ i) h: @6 t, f" y& T; @& W% y2 m
這個代表空的或是滿的的訊號的產生要用到非同步的比較器，
. i1 A, e, V; p8 @; G* \( |9 V8 w
有一個建議是用gray code來做內部的counter，也有別的做法，
7 R- a: `. j; w H5 X( J5 U. _' @
有不清楚可以再寫訊息問我
作者:
toxichucky
時間:
2008-1-9 11:07 AM
chienping您好，
0 `- n2 O" z0 E+ p4 ]
請問一下您說用gray code來做內部的counter，要如何實現呢？
! O5 z, v5 f$ |& m0 j; ^
再不考慮面積或其他因素下，有沒有很簡單就可以實現的方式呢？
9 |8 Q1 T7 f2 v/ o5 r
Best Regards.
歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/)
Powered by Discuz! X3.2