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標題:
如何讓兩個速度不一的訊號同步
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作者:
toxichucky
時間:
2007-12-19 10:15 AM
標題:
如何讓兩個速度不一的訊號同步
Hi,
! d( n0 R6 s, p$ w5 n8 e' a5 k
我今天有兩個訊號，頻率分別為5KHz和100Hz，我得到兩個訊號後，需要作一些運算，但是由於速度不一，故可能會發生運算錯誤。
- O; ?& O. i. N( t
請問一下有沒有什麼辦法可以使訊號達到同步？
( L4 d3 @7 G3 P# ^6 C0 g) }, o
我曾經想過又DFF，但是如果要用要加很多級！
G" x0 v) }- ^* O, m4 e! ]
有沒有人可以提供相關的Verilog code，供參考。
! X$ e* c* }5 M1 ] b. J! G# \
Best Regards.
作者:
masonchung
時間:
2007-12-19 11:26 PM
把 5KHZ 來除頻 產生100HZ 訊號不就同步了嗎
作者:
kolong
時間:
2007-12-20 03:35 PM
需要考慮duty多少嗎...
" a8 x$ t" B! M+ b! l
5KHz跟100Hz是否有相對應的data要latch...??
作者:
toxichucky
時間:
2008-1-1 04:18 PM
我可能問題問的不好，在此畫個簡圖，希望可以有高手給點意見
6 [3 Y+ K8 f. _8 y
[attach]2448[/attach]
- n0 u7 y4 Z3 R
- h+ n9 `$ u# r
上面是速度較慢的訊號，下面是速度較快的訊號。
" h5 V+ R3 y9 w+ P' y
我希望可以bit對bit作相加。
7 N$ _9 ?* j7 P, S1 k* A$ N
4 ~. h# y2 ] z1 _2 r
% n# ?3 r5 |. Y, \, c: K6 P
Best Regards.
作者:
chienping
時間:
2008-1-2 11:24 AM
數位同步可考慮用FIFO來做到
5 p0 r, S; n0 H$ n
FIFO: First In First Out Memory
$ |/ S2 R/ V/ Y) p* q
也可以說是要做到clock domain crossing
0 e: L' T! S4 D; ~; k9 H
7 l: k y# q. J- `& d+ e
這個FIFO的設計要很小心，有很多時候會做出似是而非的電路，
* A/ J( a4 }8 N5 f
在testing的部份，也要注意，因為有很多corner case測不到，
& K ^ R& ? h; D6 o# L
FIFO和串起來的DFF是不同的，因為它要能夠告知傳送端FIFO內部的資料是滿的或是空的，
# k' ?; L: x; Z* m
這看似容易，卻因為不同的clock domain而使得這個訊號會被誤傳，或是產生所謂的metastable status，
/ V4 F& m+ f" h
這個代表空的或是滿的的訊號的產生要用到非同步的比較器，
. X" I, p v# [% p) V% t6 o# E
有一個建議是用gray code來做內部的counter，也有別的做法，
, g8 h- s! s- ^# l/ g$ A# o
有不清楚可以再寫訊息問我
作者:
toxichucky
時間:
2008-1-9 11:07 AM
chienping您好，
# Z1 Z( R3 p+ N0 o7 m, L+ q( t5 A! }
請問一下您說用gray code來做內部的counter，要如何實現呢？
4 V# @1 S7 u& [! L$ {
再不考慮面積或其他因素下，有沒有很簡單就可以實現的方式呢？
; D3 C7 V) x: q/ v! _% o
Best Regards.
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