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標題: 請問Via小問題 [打印本頁]
作者: libra3333    時間: 2007-11-21 12:32 AM
標題: 請問Via小問題
之前有一位Designer說要求不要把MOS上的Via打滿，因為會造成寄生電容(Drain to Source)， 0 t; @. O7 O9 y( ^: ]
不過我覺得MOS的contact要打滿才能降低Resistance；且能將電流均勻流進Drain and Source， 4 d" m' C! c9 H
不過Via不打滿電流不就無法均勻流進MOS嗎，希望前輩提供經驗或看法。
作者: sw5722    時間: 2007-11-22 05:53 PM
基本上寄生電容的產生,不是各layer上下左右以及面積距離的8 }/ ~9 i" D0 {
關係嗎?(就我粗淺的了解),你可以直接問你們designer,這是
, d1 p9 ~, I0 O: C! f基於什麼原理,我也很想知道.
作者: motofatfat    時間: 2007-11-28 09:37 AM
標題: 回復 1# 的帖子
contact 是指連接到metal 1 的  你說ㄉ via 應該是 連接m1 m2ㄉ0 Q. h# c, O# i) {% }& ^
如果這樣就還好 ,via 打一個就有效ㄌ
作者: libra3333    時間: 2007-11-29 09:54 AM
類比電路的MOS contactS 要打滿, 這是確定的
& M& Y' g. p0 t- Q3 n* OVIA1就不用打滿,一次打兩個VIA1既可,兩個打上面(S),兩個打下面(D),這樣就很平均了 % Y, U- c3 O3 K8 H8 h
電流幾個 uA級的 MOS , 一個 VIA1就好,要良率好,那就用兩個 VIA1
1 x7 a6 M' Z2 D" J# p  K4 T" g$ S' b
打太多,工時長,又不好跑線,以後改版也麻煩
) H1 A# E4 r! z打太多,並聯可降低電阻,卻增加電容, 9 [3 B% j0 U0 A% u# k3 Q7 o

  ~1 h8 H( u3 p. y, i5 `要流大電流,就要算 via 顆數,和 metal 寬度
& A. X9 {# [0 b1 `5 Svia 陣列過大(用min. space) ,製程也不好.



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