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標題:
latch-up
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作者:
P96030072
時間:
2007-11-12 11:30 PM
標題:
latch-up
可以請問一下何謂latch-up嗎 聽過很多人的解釋 翻過很多的書籍 但都解釋的太深了 還是不很了解 可以請問各位厲害的大大前輩們
2 X" z G: S! W/ e) d2 ]2 ~
可以用白話一點的方式解釋一下嗎 感激你們喔
作者:
君婷
時間:
2007-11-13 08:44 AM
你可以看看謝永瑞寫的vlsi概論 這本繁體書的介紹吧@@
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最簡單的一句話就是：探討vdd與vss短路的現象!
1 C- `; J& c4 i' L l$ x: H# k) N8 S
因為電路裡面因寄生電阻而產生寄生電路，而從寄生電路中可發現若寄生電阻越大將會使得vdd與vss之間的2棵TTL電晶體導通電流越大，於是當非常大時 vdd到vss之間已形同短路，這時就稱為latch-up 。
# U, u; g( s" }
書上有畫它的寄生電路給你看，你看了就懂了!
+ \' x3 K3 a/ {' A
而為了降低此現象發生的可能性，則是想辦法降低其寄生電阻，書上就有提到佈局中用5種以上方法的介紹!
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. p* H w) W# K- |1 Q
不過我很好奇的是，不管是什麼現象問題 ，最後不是只要看post-sim波形好不好 就行了?
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如果發生latch-up或其它初學者所不知的現象，我想跑post-sim時波形應該就會明顯的有問題才對! 所以畫 layout就是要想辦法把post-sim給跑的好就較不用懷疑會不會還產生什麼現象，只是畫很大電路時 這layout技巧 就是最主要的學問了...
! O2 _& q5 C7 h/ K
以上是小妹個人 看法，如有誤 請幫忙糾正 謝謝><
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( x* V6 T4 Z+ \, z& h z4 n2 M
另外像latch-up現象若發生，但你跑drc、lvs應該就不可能過了阿@@
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本帖最後由 君婷 於 2007-11-13 08:47 AM 編輯
]
作者:
P96030072
時間:
2007-11-14 01:25 AM
標題:
latch-up
很感謝你的回答,你說的那本書我有,可能真的太理論了,看不是很懂,還是謝謝妳唷
作者:
sjhor
時間:
2007-11-14 08:28 AM
參考這篇試試看唷!!
8 n/ n! F) @( {1 s* W* E3 D
LatchUp成因以及解決方式
& F' {& M* q$ V& c Q J: G
http://www.chip123.com/phpBB/vie ... &extra=page%3D1
作者:
m851055
時間:
2007-11-18 06:19 AM
標題:
回復 2# 的帖子
一般而言latch up與DRC及LVS無直接的關係，DRC只是check 製程的可行性(除了有部分大公司提供已驗證latch up的rules)，LVS是驗證電路用的。
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" M( A/ ?2 j6 q( y
一般latch up是不小心和出來的，即使是有多年經驗亦不容易察覺。
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本帖最後由 m851055 於 2007-11-18 06:28 AM 編輯
]
作者:
tubaaa3210
時間:
2007-12-14 01:51 PM
latch up如果單以LAYOUT的角度來看的話..
* _' d1 B/ r- M0 T9 U2 l
其實要注意的事項就簡單多(我是這樣認為...至少我所接觸過的產品 ANALOG )
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大致上..注意是指..BULK上面的CON. 到 MOS OD上的CON.的距離..不要太長
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要在DRC的RULE裡面
# Q3 w9 F1 @3 ~% U) d9 y
以TSMC025以下到TSMC015..沒記錯了話應該是15UM
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