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標題: charge pump 鎖相環電路LPF參數如何確定？ [打印本頁]
作者: liangshangquan    時間: 2007-10-29 08:35 PM
標題: charge pump 鎖相環電路LPF參數如何確定？
我在設計一個charge pump 鎖相環電路，已經流片一次了。LPF電容采用外接。現在需要將LPF 電容改版，放在chip里面。現在遇到了一些問題，希望朋友們能幫助我下下。6 m9 C) l" a+ x& E! t; \
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基本情況如下：
, O8 v% v. o: ~" F1）0.35um的CMOS工艺
  ?- w3 n" b) c! @! a$ Y2) LPF是三阶的傳統結構，电容采用PIP电容，由于面积的限制，总的C的大小大概为1nF。
1 b. j4 Q4 `  g7 W3) PLL的输入频率范围可以是6-160MHz之间变化的，输出频率范围是在96-400MHz范围变化的。: o/ I( @8 a4 Z/ J  v
4) VCO的输出有个分频模块，在環路內可以 實現 4、 8、 16、 32的分频控制。
6 }1 u' @; x& U
; L- D7 A' [' {" |& c4 n2 D$ F經matlab計算和電路遇到的問題：9 @# a2 p/ J- x/ T0 |! y4 H' X
1）由于主滤波器的电容太小，我的LPF出来电压纹波很大，我早上算了下，由500多个ppm。多大的波紋是可以 容忍的？設計 時該如何減小呢？
( U' Y) e; Q1 N# ]2）电路做trans仿真，可以完成鉴频并且锁定。但是無法實現零相差，相位上总是反馈信号要超前參考信號一些。从charge pump的控制电平上看，总是在给LPF充电，可是总是充不到所要的电压上。這是什么原因，該如何解決呢？* E9 A5 i) k7 }' e" E
3） 根據如前的應用頻率，我的交叉頻率多大最為合理。可是如果是100－200K rad/s，主濾波器的電容無法做到nF 的數量級。
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% j* _5 g1 a: J# ~' E請高手為小女子指點迷津，謝謝
作者: simenkid    時間: 2007-10-29 10:11 PM
1) 設計時通常是縮小您的迴路頻寬或是增加阻尼即可/ f& c4 L& ^! A3 d* {  X4 I+ a
2) 看不太懂您的意思.... 但我參您可以檢查一下充放電電流的匹配度6 }" E) p, w0 ?2 d* e$ _2 B$ Q' Z
　鎖相不一定要0相差才是鎖相, 要看相位頻率偵測器的種類, 只要回授訊號與參考訊號之間有一固定相位差即可
& L" V' D+ f7 K- l5 R8 y　通常不是0相差可能來自電路本身些微延遲所造成的( x, ~/ }( ^  n' b  @5 V+ K# `
3) 看不懂"交叉頻率"是什麼意思, sorry
作者: liangshangquan    時間: 2007-10-29 10:40 PM
不好意思，Eleen的一個PPT上寫的交叉頻率的概念，cross frequency。我的理解應該就是環路帶寬吧。6 |1 F6 C4 b7 y) w4 N$ i
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由于我的PLL 是PFD＋charge pump型的，如果我的LPF做得理想應該是可以做到相位鎖定的。 & w) s3 L1 f' f. J

4 w1 i# K7 P1 f- a6 P謝謝您的解答。
作者: finster    時間: 2007-10-30 01:49 AM
PFD是Phase Frequency Detector的縮寫,亦即它可判斷PLL的input和output頻率的phase及頻率的誤差,進而反應到charge pump及LPF作出反應,然後再調整VCO) X# O3 O  q8 e' H+ ^
一般而言,要作到相位鎖定和charge pump比較沒有關係,真正要留意的反而是PFD電路,因為PFD電路會有dead zone的問題,而這個會造成PLL的input和output頻率有一個相位誤差存在,如何改善PFD的dead zone,目前有好幾種架構都己經有發表在paper上了( G; }6 Q3 @" G8 G! R6 H& F5 p
再者,即使PFD電路是採用沒有dead zone的架構,在layout的安排上也要非常小心,如果其UP及DN的path不平均對稱的話,一樣也會造成相位差存在4 k+ [3 [+ o7 m' A

- I: N6 P+ k0 N# g  G; e1 }如果你覺得你的ripple過大,那麼,我倒是建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?/ M6 ^& P3 l$ m) F$ N
藉由這些值可以幫助你探究你的PLL究竟是那裡出問題,前三項數值是設計PLL很重要的參數,若照你所描述,應該是你的damping factor過小吧
8 F- c" R" A9 ^# {0 G再者,1nF的電容很大,我以前所設計過的PLL也從沒設計到這麼大的電容,150pF的電容己經幾乎是我的上限了,建議你重新檢視你PLL的各個block參數,我想,你的PLL應該沒有作最佳化的設計
作者: liangshangquan    時間: 2007-10-30 05:39 PM
謝謝二位的熱情回復。# n# i( ~# \4 ^4 s

# l, U$ Q  \4 \1 G+ {8 t: E我做了計算和仿真，我目前PLL 相位差始終存在和CP電流的匹配度影響似乎不是很大。
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3 E) d9 E: S9 c' U; Bfinster說的 cp電流可能回事重要的原因，但是應該如何確定呢？和 LPF中的 C1的大小關系大嗎？4 P( z' _5 ^4 J8 L6 Q
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還有版主說的“最佳化設計”該如何驗證和實現呢？
作者: monkeybad    時間: 2007-10-30 06:58 PM
我覺得輸出clock和輸入clock存在相位差應該是正常的吧 輸出clock總是要經過一個counter除頻後才回授到PFD
: _/ ~- E$ r; b6 y5 I所以不可能達到0相位差 但是相位差只要是固定的就可以了 2 N: T; P9 `+ d$ ?: v
在PFD兩端的clcok才有可能存在接近0相位差的clock吧1 d9 v- q( b7 t3 U: Q3 `1 Q
7 o/ @, o4 h5 d( P0 O
另外紋波電壓多大要看你的output clock的jitter能忍受多大 我覺得可以簡單的計算一下
2 g- l8 F% U* G6 l& ~, n就是 jitter=1/(紋波低電壓時VCO output頻率)-1/(紋波高電壓時VCO output頻率)
5 h; R2 U) y; a大概可以估計你的紋波是不是在能容忍的範圍8 T" n2 K, ~& H6 U% z& Q
一般都是蠻小的啦 而且你的LPF電容用到1n了 超大的 所以紋波應該不會太大才對
; [2 P$ g" b. e' U8 y' i! `) i0 I5 ?1 R8 c! o: ?1 @- G( `( R
假如紋波太大那最直接的方法就是降低CP的電流 增加LPF的電容 這樣紋波就變小囉& @  K8 X% o* S+ p" J8 R& i
但是PLL鎖定時間會變慢( |1 u( e/ V! h* w4 o4 C
另外也要注意CP上下電流源有沒有相等! N+ h$ C# O9 n) O% N5 W; r
5 U! p3 l1 X6 k4 J( R7 t) a
要最佳化首先弄清楚 PLL各個參數之間的關係 可從PLL運作的model推導公式得知 $ P5 b  Q+ K& l
好康相報裡面有提到一些相關的設計文件 可以先參考一下
1 R4 ?- F, ^/ w, l8 ?  }http://www.chip123.com/phpBB/viewthread.php?tid=8116&extra=page%3D48 ?4 |0 X/ [  S0 \9 O- X8 u  ]5 r
另外Razavi : Design of Analog CMOS Integrated Circuits 裡面也有講解可以參考一下$ Y  X# A; q# ~" ~- ]7 J
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[ 本帖最後由 monkeybad 於 2007-10-30 07:07 PM 編輯 ]
作者: finster    時間: 2007-10-31 06:03 AM
PLL的設計有其數學式和相關的關係
5 v6 e3 O( J7 ?0 f如我建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?
9 d/ S% ~* w3 w- r" {因為這些都會影響著你所設計出來的PLL的performance,如果你都不知道不這參數所代表的函義為何,那所設計出來的PLL即使會動,其performance應該也不會太好
7 k! o0 h- A( b# K/ b我上述所提的那些都在monkeybad大大所推薦的Razavi : Design of Analog CMOS Integrated Circuits中第15章有很詳細的介紹和公式推導,強烈建議你花點時間去看一下,我想,對於你設計PLL有很大的助益5 B# s1 d' d" \* P% A
節錄一下書中所提的:damping factor > 0.707
: S8 ~* y: H% F1 j( G為何要使用二階R-C和三階R-C的理由書中有提,另外,兩個電容的大小比例為10~15倍,至於何者為大,何者為小,書上也有提
' e4 [4 \; ?: ]+ O2 _9 |VCO的gain會影響你PLL的jitter,如果沒有留意,那出來的PLL的jitter應該不會很好......
$ {3 N+ x" E' d1 ~, A) z這些,書上都有提
作者: yoyo20701    時間: 2007-11-1 08:55 PM
喔~~講的蠻詳細的~~多謝謝大大講解~~讓我又上的一課~~謝謝+ m; ?/ w; k  g5 S
雖然我沒做過pLL~~看看也不錯ㄚ~~謝謝
作者: ilovehorn    時間: 2007-12-14 10:47 AM
標題: 回復 7# 的帖子
大大你好$ w% I. Q" r- i4 G# w& A$ n
我剛看了一下Razavi的PLL部分
; O+ |0 H+ \$ R6 a你們提到的C1與C2是不是書中的Cp與C2呢
# v" J" x$ ]* S3 `3 o也就是LPF 還有抑制高頻雜訊的電容1 ?& Y9 U* X2 B, Y+ a8 T5 F
我是類比新手
3 C0 j! s5 \& |7 h( }. q  O還請大大解惑+ w% Y# Y" `: B7 m
謝謝
, z% @6 Z' z% _" E6 ^' o0 M, g  Z5 D7 q! m
[ 本帖最後由 ilovehorn 於 2007-12-14 10:50 AM 編輯 ]
作者: finster    時間: 2007-12-14 06:07 PM
原帖由 ilovehorn 於 2007-12-14 10:47 AM 發表
0 `* k# H+ o1 S大大你好
3 Q: |/ B) D1 @' c! [, c我剛看了一下Razavi的PLL部分
5 y/ H# S, i. {( w1 Z你們提到的C1與C2是不是書中的Cp與C2呢. {5 s: @0 ?/ {( i' ]
也就是LPF 還有抑制高頻雜訊的電容, Q. h+ a5 S9 ?! }2 _# y6 j  O, |  v
我是類比新手7 z# p! X; I% b/ z# I* N8 Y; x4 z
還請大大解惑
' G% l' x, B- h謝謝

& M+ y- `4 d# s5 e( Z. z; A8 ^2 S

8 n7 i  V. H" `( y! c2 k$ Z( P沒錯
作者: fcchang    時間: 2008-7-28 09:06 AM
台大有個專做pll的教授叫劉深淵) u. D7 a9 ]+ _9 p9 }
他的講義裡關於這方面的介紹非常仔細- L5 g8 G7 d; U0 q: D
設計上你的 c1、c2的比值，頻寬的大小, \* [. [$ I7 k4 g- w4 C4 `  \- j( V
對所應的phase margin，damping factor9 ]) S6 z; `' j% Q6 |$ P9 S
通通算出來給你
( \8 |, ^1 l/ \4 \不妨網上找一下
% W+ a( g/ Z* O( e* e應該會很有幫助的
作者: zhangxu2100cn    時間: 2008-12-3 02:45 PM
偶然发现这个论坛，发现真的不错，我还不是大牛，希望以后沃野能帮大家解决问题
作者: quantum    時間: 2009-1-6 03:17 PM
根据反馈系统的一般原理来理解：
- C6 ^/ L1 u4 [% @) Dphase margin 大，则damping factor 大，ripple小，但settle time 长，
3 U7 f; m- ?; L( U5 L) {) B1 f7 Ephase margin 小，则damping factor小，ripple 大，但settle time短。2 T9 v4 P% O' Z

# c& j& [+ f. L9 y$ u# v% l这样理解妥当吗，呼唤大大解答！



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