Chip123 科技應用創新平台
標題:
以verilog來實做JPEG2000的DWT部分
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作者:
alias
時間:
2007-10-29 06:43 PM
標題:
以verilog來實做JPEG2000的DWT部分
如題，目前遇到幾個問題想要請教：
2 f. o5 }- D0 ~6 r
首先，架構用的是lifting scheme，如圖
& k; z m8 | [
* C& ^7 m1 A6 F, a6 \% ~, l2 w5 t3 M
, Y8 T9 p; `, ?
第一個問題：
: ]: c/ A/ X2 {+ x+ F" b
關於delay register的問題，如圖
' ?3 z; x, h; U9 W2 k: t
% u X+ l `$ V
經過delay register的資料都會延遲一個時脈。
2 u# u, K' l* I0 [7 U
要怎麼樣設計才能讓它呈現以下的順序：
7 [. [8 p8 z9 J: d' F
in_even[3:0] | 1 | 2 | Delay register
: s, U# B- w8 v2 S0 d1 w
---------------------------------------
- ?; z6 P9 x( V4 T. }1 W
in_even[0] in_even[0] x in_even[0]
1 S1 {! L0 l2 M3 S& T7 b& j5 c8 J
in_even[1] in_even[1] in_even[0] in_even[1]
. W ^3 Y5 K5 a) ]3 h% G8 x
in_even[2] in_even[2] in_even[1] in_even[2]
0 Z- R# _ A: F8 V
in_even[3] in_even[3] in_even[2] in_even[3]
" f) }3 R5 F+ c; Z
in_even有4bit，依序輸入1bit，第2條路徑所收到的值會存在Delay register，延遲一個時脈之後再輸出
$ u! y! a ^/ {
原本是用兩個D-FF來做，但是結果總是怪怪的.....
@2 _) g( Y7 T
% V* U' {% P/ N
第二個問題：
/ f% `9 z4 b! f) m |- ^0 R
想請教圖中的加法器與乘法器要怎麼實作。
; U. e Y: m* V3 t" L: H C
我原本是使用以IEEE 754為標準的單精確度加法器與乘法器(32bits)，
# S! [0 s9 A- N, p) g
但是總覺得怪怪的，畢竟輸入的資料也才8bits，分成奇偶之後各4bits，
. f# j3 }; s) L4 H0 w6 e
如果以32bits的加法器與乘法器去跑，跑完資料量不就大增？
! U ]# l2 P, W' E- q
% L* F4 ~0 b2 P7 U1 i2 e/ r6 B$ N: H
5 |: p# F/ n* y. B2 A
以上兩個問題，希望有實作過的人或是知道的高手指點一下
作者:
masonchung
時間:
2007-10-29 10:57 PM
1.你的 even /odd 觀念有誤
7 R+ ~$ f3 |/ x( k
2.實做的加法/乘法器是要做有限精確度分析的
作者:
alias
時間:
2007-10-30 12:06 AM
可以請你再說明的清楚一點嗎？這樣子我看不是很懂你的意思...
作者:
masonchung
時間:
2007-11-4 11:54 PM
even /odd 都是8-bits
( ?/ g/ N9 ]8 T j
硬體實做對於程式浮點運算部份是要做精確度取捨
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* C& ^7 m1 A6 F, a6 \% ~, l2 w5 t3 M