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標題:
SDRAM/DDR PCB Layout怎麼做比較好
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作者:
TK25
時間:
2007-10-28 06:43 PM
標題:
SDRAM/DDR PCB Layout怎麼做比較好
請問SDRAM (或DDR)在PCB layout(for 4 or 6 layer)上有那些layout準則須要注意
2 Y, X4 }0 K! U. Z( D
才可以得到最好的EMI或noise效果
4 h# C, F6 x/ _ s8 U+ Z
0 c. ?, u: ]% m) V9 ?
目前已知的rule:
( v- ~5 u4 u. U
1. 走線等長
1 u0 k! g7 M$ ?$ w9 {2 C# _
- 每一條走線(Ctrl/Addr/Data)嗎? 還是控制線就好(Ctrl or Ctrl+Addr)?
% b+ j( ]7 M- D5 J; l: Y7 @
- 等長的範圍為何? (100mil?)
, h2 |4 z$ f# P Z; j/ l3 I2 r: e5 U" L
2. Clock加粗
' g/ W) ]5 G/ |% o
- 多粗? 是否不同頻率, 有不同的寬度規格?
+ U3 o; e! E* t
3. Clock包地
6 B8 k [. k% z/ k9 e" }
- 須要打VIA嗎? 如果要打VIA, 做得到等長嗎?
# j2 L0 n) s+ V, F0 l
1 c4 \# X% {* p% n& ?+ S
目前做了一片4 layer PCB
7 y- o/ w$ o2 {2 h
SDRAM clock=148MHz
5 \' W. Y5 ?3 s2 R2 b% X4 R0 \
但整片PCB(包括ground)用頻普都可以量的到148MHz得倍頻
% ]* S. M0 a4 K1 j5 p
請大家提供一下意見
4 U* t! M/ Y2 }1 ?# k9 D6 M, l
5 L* D* Q: d! x) P S+ C
謝謝
作者:
jauylmz
時間:
2007-12-7 09:56 AM
這些東西，不是應該客戶或是Design 要設的 Constraint 嗎
2 }; k) {) q& N" F6 }* ] p8 U$ Y
這去問一下就可以知道的
作者:
masonchung
時間:
2007-12-7 11:29 AM
The drfferent SDR/DDR chip manufacturer has different constraint
% c! D- }% E9 F, P2 J0 _
This will be the critical design , please take care about it
作者:
華雲
時間:
2008-1-11 07:01 PM
另外提供兩點建議：
1 u5 X; L, V+ J0 I3 o2 M5 [
1.走線層面的規劃，不要有平行走線(串音干擾)
5 A# C- ^" ?& u' j! U6 p! f0 k" A6 T
2.Trace線有完整之參考層(完整的銅箔面)
作者:
qwertmn
時間:
2008-1-30 07:19 PM
1.DDR RAM上的速度很快，所以每條trace之間的差距不可超過50mil。
3 C, P& S% [+ i& m5 }' ^* b
尤其是FSCLK+和FSCLK-之間的差距不可大於20mil。
+ l5 e, l. A" I# ?/ F- l) W
2.除了FSCLK+和FSCLK-之間的TRACE是1:1(SPACE:TRACE WIDTH)，其他的必須是2:1
0 w$ b0 |# E4 a' a7 w
3.所有TRACE的總長不可以超過2500mil。
# s1 l2 I+ `* l4 J, V$ @6 I
% ]9 a5 A- ]1 p. P- W, l3 o
以上這樣解說不知道是否幫你解決呢?
作者:
september03
時間:
2010-1-5 05:02 PM
SDRAM 的Clock是single end. DDR 是Differential. 電壓也不一樣, 請問是那一種?
" Z7 e3 y& e7 C& n
建議你用近場天線去量測是否是從 cpu的SDRAM clock帶出來的還是 cpu本身的memory controller.
- |- t2 A6 E- e" k6 W c a: ~3 V
這樣比較容易下 solution.
作者:
semico_ljj
時間:
2010-1-7 05:50 PM
我也来学习一下
作者:
robertshen
時間:
2010-9-28 10:38 AM
獲益良多 .獲益良多 .thanks ..............................................
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